如何減少RC效應?

breaking622

小弟我在畫BANDGAP的電路,不過畫出來去看他的波形和原本模擬HSPICE的波形差很多!

9 h6 s7 f4 S0 P; B, e+ B所以在想說會不會有可能是RC效應造成結果.不過我不是很懂LAYOUT上的一些物理效應.

& p) W# f. y3 C8 v% L希望有人可以幫我解答一下.也希望可以知道在畫一個LAYOUT上他的跑線該怎麼跑會比較合適!
# a5 V6 }, q  P% ]4 n
謝謝!

edengod

沒給你的 BANDGAP 的電路 及 Layout
很難知道你的問題在哪邊
/ ?7 q3 P: L  s0 f
; H# |/ Z0 j$ Q8 d4 \* ?/ ^若方便  請 PO 一下吧

u9513349

還沒嘗試過劃混合的電路~
+ J/ d! f8 H* Y% `& V- e
  n9 _  s/ y9 a" c2 _* ~不過之前上課老師說盡量能把METAL能簡短就短~

6 d6 b3 J/ h5 B, x1 M% v因為METAL帶著許多的RC效應

kf_chiang

bandgap 電路如果有使用  BJT 的話,應該使用 同心圓 排列,如果電阻有比例性的話,應該考慮 matching 的交錯排法,對於 gate 接在一起的 MOS 也應該考慮 matching 的交錯排法,如此應該會有所改善,提供給你做參考.

duckdh

儘量縮短彼此之間的距離,
/ Z0 r8 l+ W0 T' V/ l/ q- \, p7 M這樣有助於消滅額外的雜訊干擾,
" |( c8 V3 W. p- y越短越佳

yhchang

我覺得可以用一個簡單的方法
8 s6 d' A/ U* h" M" N" I) Z就是把你的Bandgap的LPE檔案拿出來看
: Q9 c# }, d) [9 ?( |把寄生電容排序一下
& }2 |7 c6 z. s1 S9 |# V再把寄生最嚴重的幾個點拿出來看
5 U9 @0 V3 A- f. Y( s1 H' _看看寄生效應最嚴重的點是在你電路的哪些地方?
& y6 j/ `5 x' l! z其實這些點只要出現在你的 Cueent Mirror或是BJT或是Resistance
1 V) U0 d3 L9 g; W或OP附近   相信都會對你的Bandgap 它整體的Performance
* u$ |( k% W2 ~! ~& U# X造成很嚴重的影響
9 t: m/ z3 d; V! Y# p- W# {5 Q" O然後你再去想  到底該 怎麼重畫它  才可以降低這些點的
6 z% o* A( `- V$ e/ S) iParastic Capacitance

# V' M' s1 x/ s5 T; N[ 本帖最後由 yhchang 於 2008-1-27 11:13 PM 編輯 ]

breaking622

這是我的電路圖和LAYOUT圖.


我有想要看LPE,不過我看不出來他的排序.

謝謝各位高手給我這麼多建議~~

edengod

看過你的圖了
8 Z* j' [  k: n1 L1.BJT 上線太亂了   3條線  卻拉了很多不必要的線
/ z  I! [' \: V' h' o2.在圖中間 CAP 跟MOS 間的線交錯太多了
3.電路圖跟 layout 是不符的 電路圖的 R 都是1K Layout 一看就明顯差很多
4.電路圖 也不是正確對的
5.VREF 是哪根線  因電路圖跟 layout 是不符的  是看不出來的
, U. s0 ?* W8 u6.你沒說哪個 RC 不好   我只能猜 VREF
$ }$ u. z5 g% I1 X9 L8 X7.我猜VREF 是圖左上 R 出來後又分兩條線的哪根 就圖最上方的哪條線
你就 R1 連到 NMOS Drain 的路經太長 R2 連到 Pmos Gate 也太長
; i0 |8 D& E" }我認為你標 M2 的為 NMOS M1 的是 PMOS
' x& B4 j# ^3 f若上述都給我猜中 哪你要 減少 VREF RC效應  就將R由左邊改到右邊 BJT 接到 R 的線也要改成
跟現在一樣是靠近的   是不是這樣呢  給我說一下  謝謝

breaking622

1.因為BJT上一些元件是要接在一起的,所以才這樣畫.因為小弟也不知道還可以怎樣去接線.
% c; p9 G0 y$ o' d/ Q請問大大有什麼可以建議我去修改的呢?

2.為了要避免圖中間交錯線太多,是否要把整個電路從新排列過呢?

3.抱歉,因為真正的電阻值我沒有打上去.因為身邊沒有此電路圖的電子檔,
所以上面的元件都沒有尺寸.

- E, |  C* m3 f3 L4.電路圖不是正確的是指??這個電路圖沒有任何功能??

5.VREF是再電阻的第二根
3 ]( \+ ?  B9 o
, B4 l. f& c) G( k. W1 x6.想請問大大,該怎麼去看他哪一個區塊的RC效應比較嚴重??
  所以小弟我也不知道哪一部分的RC效應比較嚴重.
) r4 @- U# J7 C' f0 E我知道把它萃取出來去RUN HSPICE之後可以看到一大堆的R值和C值,
7 a1 k9 B2 G: H9 t不過我不知道該怎麼去找那些是在佈局圖的哪裡.

+ J. N7 W- y  D, U# n; M9 u7.我標M2的是 PMOS   M1的是NMOS ,路徑太長我在想把法去把它縮減.
, f* E, h. S" @, e

/ D9 a! G8 t" U謝謝大大的解說!!

breaking622

想請問大大~~~~該怎麼看LPE檔裡面的電容排序??

yhchang

做完 LPE 之後    能過LPE就表示LVS也通過了
這時候電路上 你想要看的節點   即使沒有打LABEL 也應該會有流水號
8 B8 K/ ?% g4 T應該會是以 Hierarchical 形式 呈現

以Calibre來說  會是這樣的格式

寄生電容編號          節點名稱A                      節點名稱B     寄生電容值                        
c000012345           xsdctl.xyctl.n1n4316       vss               7.66ff
; x/ Y- O, A# G+ Pc000012346           xsdctl.xyctl.rba0              vss                8.50ff
....
/ `( C! O, \0 H$ m5 h6 h1 j
9 q5 D/ E; V+ L' A5 J; K這裡的節點AB可以是
可以是某個點對VSS的電容
# w) \8 n9 |* ^- z% t也可以是兩個點之間的 Couple 電容
) I. n4 H8 t/ H% D2 L4 C
不知道這樣有沒有回答到你的問題
如果你去點 你的電路的 Line  應該會出現流水號的節點名稱
9 \; |8 ~; z6 U( [3 k2 F你再去看 LPE檔案裡面有沒有那個節點名稱 對 VSS的寄生電容值

yhchang

抱歉一文多貼   只是我覺得兩篇文章好像都可以用同樣的答案來回覆 ^_^|||
$ ~% Z+ }1 U& C; K8 |
我印象中 Calibre 有三種抽取方式

1.  Lump
2. Distribute
8 A# \/ E( H( Z; U3. point to point

% A# L4 M  u; i選第二種  第二種是把 節點 用 RC  Pai-model(抱歉不會寫數學符號)的形式表示
3 o+ K$ K3 g. k9 ^* R- v+ m所以會看不到該節點的 total 的寄生電容
/ K# [0 r$ Z% }1 v# c/ I- Z+ U* s
+ A( z9 u- T/ ~( u% C. ^選第一種  會把 該點對地的電容算出來  但是電阻會被忽略
  `. O" d( e0 X! G/ o3 ?: I" P選第三種  除了 RC Pai-model之外還會有 couple電容出現.
; E' [, r4 f! J& G
, R  @* X7 Z4 t( f5 \所以選擇第一種抽取方式 應該是你想要的單點對地的寄生電容  電阻的部份 自己看製程資料的
6 ~8 F7 T3 C' z: k4 A( R6 k各層的 square電阻 自己model就可以了.

$ {6 P; {! f  f& b4 m選擇第一種抽取方式 得到LPE之後   在把電容值做排序
- _3 N9 T$ S: t8 ?8 ?sort -n +2  lpe_file  >!  new_file
就可以看到  哪些節點比較 Critical了
自然就會明白 那些節點在連接的時候,  Layout畫得不好.
. ~& ?, y9 I  @/ L9 S
; E; I8 j: s# ~[ 本帖最後由 yhchang 於 2008-1-31 11:03 PM 編輯 ]

minxia.lee

看完了各位的评论，很有收获，有个问题，在dracula中怎么编译lpe文件（command file已经写出，但不知道怎么运行）？

小緯仔

多注意matching還有少用poly來當導線
因為poly的阻值很高

I1121MISSHONEY

多謝大家的分享心得
此類資料對我幫助很大
幸虧有你門分享可以讓我學到更多

viasanviasan

蓄短當然是越好；但考量到Noise或Floorplan，而無法避免時，還有些原則:
/ Y6 o, |% \5 K4 U/ K. Q) o出circuit的線或稱Pin的width應儘量寬(可與Drain or source端可出METAL相同)，
0 W- S2 {/ c8 N2 o  |+ R出Pin後的Path以砲管型Metal逐步加寬!
並可用多層Metal來layout，並在可用的Routing Layer多層次間加入Metal(Overlap layer)，
7 e1 y- W: G2 ~, m( }最重要的是，在不同層次的Metal間，打滿VIA(VIA電阻遠大於Metal! 相關RC參數在Design Rule中有資訊)。

lnxmj

dracula 中运行lpe　与运行lvs基本一样．你可以运行一下,看输出文件．