如何減少RC效應?

breaking622

小弟我在畫BANDGAP的電路,不過畫出來去看他的波形和原本模擬HSPICE的波形差很多!

2 @' p* {* T2 ?% @: L所以在想說會不會有可能是RC效應造成結果.不過我不是很懂LAYOUT上的一些物理效應.

, n( r/ B6 `& ?7 Y: @7 }) `: X$ J希望有人可以幫我解答一下.也希望可以知道在畫一個LAYOUT上他的跑線該怎麼跑會比較合適!
; q+ G+ L+ u. {8 j  ~% }9 ]" Z
8 n7 k2 d8 b( [謝謝!

edengod

沒給你的 BANDGAP 的電路 及 Layout
3 ~; g) X4 m: N# }很難知道你的問題在哪邊

2 A3 h% a( q* n6 `: ]) W0 Z" b若方便  請 PO 一下吧

u9513349

還沒嘗試過劃混合的電路~
* A. `) B# [0 P  V" V5 E
不過之前上課老師說盡量能把METAL能簡短就短~
1 `; _- w+ s2 ?3 `8 p
+ f' L* X, h8 t4 @) ?因為METAL帶著許多的RC效應

kf_chiang

bandgap 電路如果有使用  BJT 的話,應該使用 同心圓 排列,如果電阻有比例性的話,應該考慮 matching 的交錯排法,對於 gate 接在一起的 MOS 也應該考慮 matching 的交錯排法,如此應該會有所改善,提供給你做參考.

duckdh

儘量縮短彼此之間的距離,
這樣有助於消滅額外的雜訊干擾,
越短越佳

yhchang

我覺得可以用一個簡單的方法
就是把你的Bandgap的LPE檔案拿出來看
( i% s: o  C% X( F7 j8 P3 n把寄生電容排序一下
再把寄生最嚴重的幾個點拿出來看
& i5 _" P6 H$ N2 k0 ]$ d看看寄生效應最嚴重的點是在你電路的哪些地方?
其實這些點只要出現在你的 Cueent Mirror或是BJT或是Resistance
或OP附近   相信都會對你的Bandgap 它整體的Performance
1 f+ S: }% K! V' L造成很嚴重的影響
然後你再去想  到底該 怎麼重畫它  才可以降低這些點的
: A( X' T6 d7 t1 G) Y3 F% WParastic Capacitance
. C2 W& q, U: L
5 O1 a2 r& f) p3 N; S2 ], ~2 y[ 本帖最後由 yhchang 於 2008-1-27 11:13 PM 編輯 ]

breaking622

這是我的電路圖和LAYOUT圖.

; V$ O0 X' H, G2 c: z1 z
( K8 e# Y& R6 \' {6 h我有想要看LPE,不過我看不出來他的排序.

謝謝各位高手給我這麼多建議~~

edengod

看過你的圖了
1.BJT 上線太亂了   3條線  卻拉了很多不必要的線
2.在圖中間 CAP 跟MOS 間的線交錯太多了
3.電路圖跟 layout 是不符的 電路圖的 R 都是1K Layout 一看就明顯差很多
4.電路圖 也不是正確對的
5.VREF 是哪根線  因電路圖跟 layout 是不符的  是看不出來的
% S0 d+ t; \$ m' Q6.你沒說哪個 RC 不好   我只能猜 VREF
7.我猜VREF 是圖左上 R 出來後又分兩條線的哪根 就圖最上方的哪條線
4 H1 v# a% l1 X8 B! K你就 R1 連到 NMOS Drain 的路經太長 R2 連到 Pmos Gate 也太長
我認為你標 M2 的為 NMOS M1 的是 PMOS
* _: X% }7 J' q4 `/ D若上述都給我猜中 哪你要 減少 VREF RC效應  就將R由左邊改到右邊 BJT 接到 R 的線也要改成
; `9 v& v. q, {& a0 J3 d4 r: U& o跟現在一樣是靠近的   是不是這樣呢  給我說一下  謝謝

breaking622

1.因為BJT上一些元件是要接在一起的,所以才這樣畫.因為小弟也不知道還可以怎樣去接線.
請問大大有什麼可以建議我去修改的呢?

2.為了要避免圖中間交錯線太多,是否要把整個電路從新排列過呢?

+ I' ?  a0 u  F$ n+ R3.抱歉,因為真正的電阻值我沒有打上去.因為身邊沒有此電路圖的電子檔,
- z# O3 p& f2 O9 |所以上面的元件都沒有尺寸.
1 q$ Y. h+ V; {$ x1 X5 l% Q! }
: C. N4 x; \- e% L4.電路圖不是正確的是指??這個電路圖沒有任何功能??

5.VREF是再電阻的第二根

6 w+ h9 P3 w- V! f3 Z6.想請問大大,該怎麼去看他哪一個區塊的RC效應比較嚴重??
  所以小弟我也不知道哪一部分的RC效應比較嚴重.
3 F  @3 @5 ?$ |  E- E) g我知道把它萃取出來去RUN HSPICE之後可以看到一大堆的R值和C值,
不過我不知道該怎麼去找那些是在佈局圖的哪裡.
4 D2 w( g* U9 P% x+ _7 t% c
! i$ H7 U" s8 j. s( U, F7.我標M2的是 PMOS   M1的是NMOS ,路徑太長我在想把法去把它縮減.
7 x, ~5 ~4 }/ i, F  E2 F! ^

謝謝大大的解說!!

breaking622

想請問大大~~~~該怎麼看LPE檔裡面的電容排序??

yhchang

做完 LPE 之後    能過LPE就表示LVS也通過了
$ x; r6 ?. D! e5 b. a. K, q這時候電路上 你想要看的節點   即使沒有打LABEL 也應該會有流水號
應該會是以 Hierarchical 形式 呈現

' ~; q0 ~5 |0 _6 F, \以Calibre來說  會是這樣的格式

& _" f( b9 a* n5 p2 U寄生電容編號          節點名稱A                      節點名稱B     寄生電容值                        
/ A; d! @. y4 q  T/ L- L9 c3 Nc000012345           xsdctl.xyctl.n1n4316       vss               7.66ff
& h' z! H9 \0 @* w/ Ec000012346           xsdctl.xyctl.rba0              vss                8.50ff
( H# }1 y3 L+ L/ {....
  D. {! \; d9 V' G. J2 K+ |+ q
這裡的節點AB可以是
/ k  _$ \- W: a$ I/ L! r  f可以是某個點對VSS的電容
也可以是兩個點之間的 Couple 電容
! t" A) ^4 W+ D5 ~7 l8 T' d
' ~2 p( m2 _& |1 C- u' t$ j不知道這樣有沒有回答到你的問題
& f; M4 G3 p8 O0 c- p* h如果你去點 你的電路的 Line  應該會出現流水號的節點名稱
你再去看 LPE檔案裡面有沒有那個節點名稱 對 VSS的寄生電容值

yhchang

抱歉一文多貼   只是我覺得兩篇文章好像都可以用同樣的答案來回覆 ^_^|||
% j; L/ X4 Y+ M! t: ~: S
我印象中 Calibre 有三種抽取方式

1.  Lump
* r, m& P' o& }" l1 c  q2. Distribute
& d8 t8 k  T/ X' b9 }- @  x% q; R3. point to point
+ T; k2 q6 h' h; v
選第二種  第二種是把 節點 用 RC  Pai-model(抱歉不會寫數學符號)的形式表示
1 F4 [1 a. {3 f4 \所以會看不到該節點的 total 的寄生電容

選第一種  會把 該點對地的電容算出來  但是電阻會被忽略
選第三種  除了 RC Pai-model之外還會有 couple電容出現.
' [& U0 ?; ^% ~" |1 q2 d
所以選擇第一種抽取方式 應該是你想要的單點對地的寄生電容  電阻的部份 自己看製程資料的
各層的 square電阻 自己model就可以了.

& f, H3 h, O, a8 e* \7 b選擇第一種抽取方式 得到LPE之後   在把電容值做排序
sort -n +2  lpe_file  >!  new_file
就可以看到  哪些節點比較 Critical了
9 p( O7 s" `2 j+ O; e8 Q自然就會明白 那些節點在連接的時候,  Layout畫得不好.

; `$ }/ T* G' k% U$ k* P; J[ 本帖最後由 yhchang 於 2008-1-31 11:03 PM 編輯 ]

minxia.lee

看完了各位的评论，很有收获，有个问题，在dracula中怎么编译lpe文件（command file已经写出，但不知道怎么运行）？

小緯仔

多注意matching還有少用poly來當導線
/ d% U. G& ^2 Q因為poly的阻值很高

I1121MISSHONEY

多謝大家的分享心得
* `; F) u! f5 N/ @' H, D% Q此類資料對我幫助很大
- P3 x# I' b- T$ H( `, J幸虧有你門分享可以讓我學到更多

viasanviasan

蓄短當然是越好；但考量到Noise或Floorplan，而無法避免時，還有些原則:
出circuit的線或稱Pin的width應儘量寬(可與Drain or source端可出METAL相同)，
出Pin後的Path以砲管型Metal逐步加寬!
並可用多層Metal來layout，並在可用的Routing Layer多層次間加入Metal(Overlap layer)，
' s- F- B0 f  J" r" [; g最重要的是，在不同層次的Metal間，打滿VIA(VIA電阻遠大於Metal! 相關RC參數在Design Rule中有資訊)。

lnxmj

dracula 中运行lpe　与运行lvs基本一样．你可以运行一下,看输出文件．