layout的無力感

bigc0710

今天被designer懷疑了我的能力!
, p2 T  V- I" N1 S& G+ }
有種無力感!老闆也把我手中的工作抽掉了!
9 G) t2 U7 ?1 Q+ T9 z5 A- V
* ~8 M6 Q2 ?( c, }' T& Z+ \請問大家APR如果timing 的hold slack修不調的時候會怎麼辦呢!(面積是很足夠的)

kirk

APR？我能想到的問題：
1.用到slow cell
5 G5 q  L, y. t2 D/ Y# Y2.用錯cell
3.place的位置不對
$ x1 J. I  o2 ?; Q4.path的寬度設定

bigc0710

多謝kirk給了我幾各方向!馬上check!請問hlod time 修不過是否一定是layout的問題呢?

kirk

那要看pre-layout跟post-layout模擬出來的值是否真的差異太大
2 C3 t& L) o/ A0 ]  G. s2 ?6 z如果差異是在這出現的話，designer一定會說是layout的錯

yytseng

99% 是 layout engineer 的問題.
/ ?* D! Q3 M; p' z& A5 U1 T4 E- EHold time fix 只要看  report 加 buffer /delay cell 就可解決
+ u' V5 v: w5 h9 I, b; h$ M如果解不掉有幾個可能

1. 你不會看 timing report
2. Multiple Corner/Mode , timing path re-converge (同上)
3. Clock Tree 做錯
% R& X& M) d8 J( ~$ ^4. Design Variation (PVT) 過大, 或是 OCV mode 過於悲觀
5. Timing Constraint 過於保守 (ex. set_clock_uncertainty 1.0 [all_clocks] )
# T  v# ^) p% b1 W! O2 s6. 沒有足夠的 layout resource ( area, routing) 使得 buffer 無法加入或是造成 long wire (detour)

caesarxl

学习学习∼∼∼∼∼∼∼∼∼∼∼∼∼∼∼∼
) w' B+ m7 Z& ?$ m。。。。。。。。。。。。。。。。。。。。。

jianping

maybe you can use "astPostRouteOpt" to fix it  after finish routing.

calear

真是大开眼界啊。。。。。。。。。

andyfan66

hold的問題，插buffer，插delay cell之類的來解決就好呀，如果面積足夠的話

semico_ljj

学习了！Thanks