layout的無力感

bigc0710

今天被designer懷疑了我的能力!

有種無力感!老闆也把我手中的工作抽掉了!
; u: h5 K# f" v1 c' e+ b; w' Z9 `
請問大家APR如果timing 的hold slack修不調的時候會怎麼辦呢!(面積是很足夠的)

kirk

APR？我能想到的問題：
2 `- l% p) J0 I) j1.用到slow cell
) F! f6 T8 k; t2 T& ?3 Q+ s2.用錯cell
3.place的位置不對
- E: J! a' |$ [% J4.path的寬度設定

bigc0710

多謝kirk給了我幾各方向!馬上check!請問hlod time 修不過是否一定是layout的問題呢?

kirk

那要看pre-layout跟post-layout模擬出來的值是否真的差異太大
! y7 m) U  A4 W' d如果差異是在這出現的話，designer一定會說是layout的錯

yytseng

99% 是 layout engineer 的問題.
9 o$ B( F& c) Y" }Hold time fix 只要看  report 加 buffer /delay cell 就可解決
如果解不掉有幾個可能
1 G4 Q5 b8 @5 p' R
( U$ B% h7 u+ i- \$ K: V0 B. Y1. 你不會看 timing report
1 w* c/ B1 d, F2. Multiple Corner/Mode , timing path re-converge (同上)
: E' O" K7 U- M! Q' \2 S: }/ r3. Clock Tree 做錯
4. Design Variation (PVT) 過大, 或是 OCV mode 過於悲觀
: q, X5 e' t" e5. Timing Constraint 過於保守 (ex. set_clock_uncertainty 1.0 [all_clocks] )
- N3 z  A+ d. [4 r6. 沒有足夠的 layout resource ( area, routing) 使得 buffer 無法加入或是造成 long wire (detour)

caesarxl

学习学习∼∼∼∼∼∼∼∼∼∼∼∼∼∼∼∼
: E+ a6 x2 \# s" b1 Z。。。。。。。。。。。。。。。。。。。。。

jianping

maybe you can use "astPostRouteOpt" to fix it  after finish routing.

calear

真是大开眼界啊。。。。。。。。。

andyfan66

hold的問題，插buffer，插delay cell之類的來解決就好呀，如果面積足夠的話

semico_ljj

学习了！Thanks