APR的問題

abayson

我目前是使用TSMC18的製程 作數位IC的設計
( V" Y5 Y2 ^2 O. z2 q+ ?# p! u
可是在APR時 有些問題想請教各位  APR軟體 SOC encounter
8 C& b+ w2 e3 D! ^/ h! S( p. Z
1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
     power ring還有 stripes也必須是M2 M3?

2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
   出現2種violation
- |; w1 }. a! l6 H( w4 c+ v% S  
  第一種是  Mar violation
Regular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u23/AB_n[1]
, d" S. L, J8 ^# I5 vFalse :  No     Layer : M3     Bounds ( 1868.290, 4131.040 ) ( 1869.290, 4132.040 )
請問一下 她的報告也只能秀出位置 那這個錯誤是什麼意思 要怎麼修正
' M6 f: G4 |* o: I* h2 L
   第二種是  Spacing violation
  Regular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u9/CENB_n
- X- J2 W- I5 H) n" Z% ^5 ^  False :  No     Layer : M5     Bounds ( 2781.730, 3643.700 ) ( 2782.730, 3644.700 )
  我看一下 他好像是 自動route後 2各metal  間的空間小於lef檔內規定minspace
  這部份要怎麼修正呢
  
   附檔有比較詳細的圖 謝謝
希望有經驗的人士 可以給予指教 謝謝

jianping

1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
4 g0 u4 _/ v5 _# t( U+ w) b% v% h     power ring還有 stripes也必須是M2 M3?
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$ M& J( K+ c7 w不見得~但最好保持M1,M3,M5橫向,M2,M4,M6縱向的法則
0 i3 f1 y. n6 x. B( N3 J5 _/ istripes通常用Top Metal跟倒數第二層,如果你用M2如果又壓在CELL上可能會造成繞線困難,且最TOP的METAL阻值較小較好.
( l# f2 A. K7 n4 f, i

2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
% \' }# k/ i2 n: A   出現2種violation
  _1 K7 W3 L: k---------------------------------------------------------------------------------
! c- {7 i1 U$ F" b  g4 ` OUTPUT GDS FILE出來,然後用CALIBRE驗證看看,看是不是真錯.