APR的問題

abayson

我目前是使用TSMC18的製程 作數位IC的設計

可是在APR時 有些問題想請教各位  APR軟體 SOC encounter

  h6 Y- E" d" f8 L7 b1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
; j# ]  t. ~# q7 c  z# g     power ring還有 stripes也必須是M2 M3?

2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
9 L0 _& S+ ?6 {1 L- c/ }- u' \* R+ E, o   出現2種violation
- w% v/ Y* d2 E4 G4 C  
& k+ m" W7 Y( t. n  第一種是  Mar violation
Regular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u23/AB_n[1]
9 i# \5 o3 w$ A$ t) \. EFalse :  No     Layer : M3     Bounds ( 1868.290, 4131.040 ) ( 1869.290, 4132.040 )
請問一下 她的報告也只能秀出位置 那這個錯誤是什麼意思 要怎麼修正
$ R, M  S# P/ ~3 e/ i! D+ g. R
4 B6 U! _# ]: r# f3 Q( K   第二種是  Spacing violation
, x5 a7 S' }- ]8 F3 g0 t  Regular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u9/CENB_n
  False :  No     Layer : M5     Bounds ( 2781.730, 3643.700 ) ( 2782.730, 3644.700 )
  我看一下 他好像是 自動route後 2各metal  間的空間小於lef檔內規定minspace
; P7 V4 P! r+ Y4 z/ }  這部份要怎麼修正呢
% W. m+ o' s8 M$ _- t  
   附檔有比較詳細的圖 謝謝
) q# Y; d$ e) F' J& n3 a% G9 x, N2 b% X 希望有經驗的人士 可以給予指教 謝謝

jianping

1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
     power ring還有 stripes也必須是M2 M3?
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5 d" ~  r: {7 B# `不見得~但最好保持M1,M3,M5橫向,M2,M4,M6縱向的法則
6 _" W. y  f) t1 V5 l$ @stripes通常用Top Metal跟倒數第二層,如果你用M2如果又壓在CELL上可能會造成繞線困難,且最TOP的METAL阻值較小較好.


# W. I9 r" N5 H) P$ t6 A( p" K2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
   出現2種violation
8 e3 Z% E1 }$ j( o. Q---------------------------------------------------------------------------------
OUTPUT GDS FILE出來,然後用CALIBRE驗證看看,看是不是真錯.