類比佈局、body端、匹配的一些問題，請幫幫我~

bairshinyuan

最近遇到一些疑惑，希望會的人可以幫我解答一下~~
! ~9 `' W6 \8 [. O1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
0 K0 M8 z# z7 o1 V, I+ ^2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
5 O+ d2 c' Z0 z! W! V4 s4. 到底為啥要做匹配的動作呢??
8 v/ M/ S' |4 G6 S% h4 t4 X5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??

不論回答與否，在此先謝謝大家囉~~

bairshinyuan

補充：
6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??

motofatfat

1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
會動只是基本ㄉ,特性和達到規格ㄉ要求
, u2 @  J; M( v/ [! I% d2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
可以阿 只要封裝能配合 放哪都行
2 f* j1 _$ z& L# D/ v/ [- V3. MOS中的body端，不接電源或地時，會有什麼問題產生阿??
+ v2 [' |/ V) g7 [3 g8 Q& i. u看設計 通常只會 latch up 或是不動作 要看元件鄧作原理
還有  你把MOS 當瞎密用
& w$ z* g% C: P* o; q3 s 是為了消除雜訊&防止latch up才接電源&地嗎??
6 Y" l! q) B2 D4 j3 J5 [% W不一定
4. 到底為啥要做匹配的動作呢??
未了使匹配ㄉ元件在製程上做出來愈相同
+ Z1 A3 S- [+ h1 p電流鏡而言 兩邊愈相同出來ㄉ結果 愈符合預期
5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
5 w+ R7 j, u  H9 G: w( P這邊多爬爬文ㄅ
6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
% L$ X3 m7 u  J4 n( v有阿 直接放在電路上
# k! X- F( }2 r8 F# B通常不會這樣做
所以有PAD limit or Core limit ㄉ說法
即因PAD 決定面積或因Core 決定面積
/ ~& f; s6 L7 ]. x% A! Q9 j+ N這些答案希望對你有幫助

kanoson

3. body effect
1 o/ S+ y$ @2 o5 r- s6. link finite pads

bairshinyuan

那請問一下PAD limit < Core limit 會怎樣??
. _/ l9 N2 d- E* cPAD limit > Core limit 又怎樣??
優缺點分別是瞎咪阿??

motofatfat

那請問一下PAD limit < Core limit 會怎樣??
  r( j) s, P1 xPAD limit > Core limit 又怎樣??
, U. m* _8 s/ h: n* L: m/ Y  w優缺點分別是瞎咪阿??

不會怎樣
編個名詞來溝通而已
0 d6 e0 b# f- s/ RPAD limit 是指因PAD 決定總面積
2 S' |; b$ \4 M% \4 S* R' o面積利用率較低
( {  ]1 q3 V, G: T! d, _/ GCore limit  是指因core 決定總面積
面積利用率較高
一分面積  一分錢
0 y3 l* S6 ^! O' {能做成 Core limit 最好

anita66

Hi,
應該還是取決於I/O個數來看,例如,pad個數圍起來後,裡面的面積小於core的面積,那就只好採取core limit的方式,至於,pad與pad之間的空間,通常是塞filler,反之,則沒有filler的問題.
- f+ a5 n2 H, N希望能有所幫助,3Q~

小緯仔

那如果是N-well製程

NMOS的Source&Body接在一起時

而Source又不是在最負端，那該怎麼辦？

motofatfat

那如果是N-well製程
3 J8 h! ~# R0 {& z
NMOS的Source&Body接在一起時

而Source又不是在最負端，那該怎麼辦？

% _2 A3 l. o" M8 u' g) s" r瞎密怎麼辦
) v% w+ _. B# p. s6 T$ `看不懂問題
2 J2 _) i! |% ^: Y  v+ Y6 s0 RNMOS ㄉ body 是 psub
' t& e, |7 o# A  q0 V$ h現在ㄉ做法都是 加 psub2 (t廠)  或 spegnd (u廠) 來區別 個ㄍNMOS ㄉbody
: U) K1 ~( m* P" Ilike pmos ㄉ body nwell 愛接哪裡 就接哪裡

skeepy

原帖由 小緯仔 於 2008-9-19 02:14 PM 發表
那如果是N-well製程

) k' g: L- u0 QNMOS的Source&Body接在一起時
  U+ ^; T( u/ E' p) ~
而Source又不是在最負端，那該怎麼辦？

4 m' U- J/ m1 h( r% o$ O; n加道NBL將那顆DEVICE隔起來。

yingzi07482

layout对工艺上的要求很高，很多要处理的思想都是因为工艺制程上存在误差

小包

以我layout analog layout 2年的經驗~~~
6 ~8 D- Z8 {% |; q+ x1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
" s( u6 T; j2 O' GANS:我想最主要差別在於mos方向要一致，且較注重mos matching，cell matching
5 `* E7 Q+ N- w: y
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
ANS:一般要看你的包裝吧，pad通通放在同一邊也可以啦，如果你的包裝的leads都在同一邊的話。
    通常會散佈在chip的4個邊邊主要是因為這樣bonding的線可以直接的bond出去，如果pad擺在chip中間的話，被bond線跨過的core很有可能會被影響，所以一般pad儘量擺最外圍。假設你通通放在左邊，但其中有一些pad要bond到右邊，這樣bond線要拉很長，對於被跨過的core也不好。
' ?. `" j  r8 K/ b
3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
! g% i" T1 v2 w6 b' v5 KAMS:body要接電位主要是為了和source/drain產生逆偏，使mos能夠work，若body不接電位的話可能會產生漏電而影響mos的performance。

4. 到底為啥要做匹配的動作呢??
ANS:mos愈matching，訊號的offset就愈小，會更接近simmulation的結果。

5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
ANS: "The Art of Analog Layout" →我覺得這是layout和designer都應該看的一本書。
6 J2 @% M) `) x5 g. ?. m
以上是我在這兩年內所學到的東西，僅供參考。
希望以上回答能夠幫助到你。

astrosummer

虽然答案基本都知道,但是看了各位的回复,还是有很多收获的,
想再说一下6, 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
$ w. b- y5 ~3 E4 y6 M6 |+ k不太理解,电路面积大于pad面积没有关系啊, 为什么还要扩充pad呢, 那岂不是要增加die的面积,增加成本了吗?

ecalfs

core limit 不需受限原有框架
2 G! Z) d) v, i0 ]% p, f1 o
4 F4 K4 j, V. K" }  Q- y1. Floor plane需規劃好(有彈性變更的可能性),以省面積
- q/ T" }& B. U' _6 v2. Pad 可放中間, 一測, 兩測, L, ㄇ字 配合 IO 需要來達成
3. 最後確認Bonding diagram

ecalfs

補充:
2 U6 H5 c" |  k) U5 R
, h- S* w$ O, l需注意ESD solution, power cut....