類比佈局、body端、匹配的一些問題，請幫幫我~

bairshinyuan

最近遇到一些疑惑，希望會的人可以幫我解答一下~~
/ j( [- S' B+ _9 y9 z1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
( ^4 j$ j2 x7 U7 ?' b2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
" o+ s" ^- o+ z6 P, `4. 到底為啥要做匹配的動作呢??
5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??

不論回答與否，在此先謝謝大家囉~~

bairshinyuan

補充：
6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??

motofatfat

1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
會動只是基本ㄉ,特性和達到規格ㄉ要求
; ~0 R! X$ N- l) g2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
可以阿 只要封裝能配合 放哪都行
3. MOS中的body端，不接電源或地時，會有什麼問題產生阿??
2 Z8 _( S/ q4 |3 F5 u看設計 通常只會 latch up 或是不動作 要看元件鄧作原理
還有  你把MOS 當瞎密用
是為了消除雜訊&防止latch up才接電源&地嗎??
不一定
4. 到底為啥要做匹配的動作呢??
6 l4 }, D2 C) W未了使匹配ㄉ元件在製程上做出來愈相同
電流鏡而言 兩邊愈相同出來ㄉ結果 愈符合預期
5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
0 z: M& M+ C+ F9 d' ~; N這邊多爬爬文ㄅ
: X& X# ]+ S9 n2 @9 h( x6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
有阿 直接放在電路上
3 _6 J% y' u3 q1 S通常不會這樣做
* e1 d* u- o6 V! I4 i所以有PAD limit or Core limit ㄉ說法
即因PAD 決定面積或因Core 決定面積
這些答案希望對你有幫助

kanoson

3. body effect
6. link finite pads

bairshinyuan

那請問一下PAD limit < Core limit 會怎樣??
PAD limit > Core limit 又怎樣??
1 }& k' F9 x$ ^# u3 |( M3 K優缺點分別是瞎咪阿??

motofatfat

那請問一下PAD limit < Core limit 會怎樣??
0 q! ^. y$ i) ^. pPAD limit > Core limit 又怎樣??
- c0 [8 A3 U8 ^) G5 T優缺點分別是瞎咪阿??

不會怎樣
編個名詞來溝通而已
+ S1 H& [6 A2 G  }6 X& ]# t0 i) P3 QPAD limit 是指因PAD 決定總面積
面積利用率較低
" A+ }$ _4 I! t$ }5 q3 KCore limit  是指因core 決定總面積
! n; J" A# R% s6 n, m8 p* N2 j面積利用率較高
. J9 r# _! L1 r* U0 }; K 一分面積  一分錢
能做成 Core limit 最好

anita66

Hi,
應該還是取決於I/O個數來看,例如,pad個數圍起來後,裡面的面積小於core的面積,那就只好採取core limit的方式,至於,pad與pad之間的空間,通常是塞filler,反之,則沒有filler的問題.
! A% y: J! q4 k; W希望能有所幫助,3Q~

小緯仔

那如果是N-well製程

: Y3 u  w0 r8 ]: {, e6 MNMOS的Source&Body接在一起時

而Source又不是在最負端，那該怎麼辦？

motofatfat

那如果是N-well製程
2 y  C) @$ D# o& t. b8 Z# _7 m
NMOS的Source&Body接在一起時
7 D/ \- e5 Y8 G- y4 q3 k. Q
而Source又不是在最負端，那該怎麼辦？

瞎密怎麼辦
% @! N- e; T7 e8 U看不懂問題
3 k- L' k3 \0 U, |NMOS ㄉ body 是 psub
現在ㄉ做法都是 加 psub2 (t廠)  或 spegnd (u廠) 來區別 個ㄍNMOS ㄉbody
like pmos ㄉ body nwell 愛接哪裡 就接哪裡

skeepy

原帖由 小緯仔 於 2008-9-19 02:14 PM 發表
那如果是N-well製程

NMOS的Source&Body接在一起時
' t/ Z- f/ k5 d) y
2 E( s5 B1 r6 s% \% C而Source又不是在最負端，那該怎麼辦？

' u0 H5 o: e( h4 d; P
0 D4 _2 q* X4 N, o加道NBL將那顆DEVICE隔起來。

yingzi07482

layout对工艺上的要求很高，很多要处理的思想都是因为工艺制程上存在误差

小包

以我layout analog layout 2年的經驗~~~
1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
ANS:我想最主要差別在於mos方向要一致，且較注重mos matching，cell matching
& t* U2 g. c  h
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
8 F; X3 r. q% {  I7 l1 K# Q1 ]5 ?% yANS:一般要看你的包裝吧，pad通通放在同一邊也可以啦，如果你的包裝的leads都在同一邊的話。
9 K8 _2 z* ]/ }    通常會散佈在chip的4個邊邊主要是因為這樣bonding的線可以直接的bond出去，如果pad擺在chip中間的話，被bond線跨過的core很有可能會被影響，所以一般pad儘量擺最外圍。假設你通通放在左邊，但其中有一些pad要bond到右邊，這樣bond線要拉很長，對於被跨過的core也不好。
  M2 w! ]# w0 o! v; R. [
5 H+ C1 B9 C& P+ P3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
$ j- [" T$ l0 [. p5 H; sAMS:body要接電位主要是為了和source/drain產生逆偏，使mos能夠work，若body不接電位的話可能會產生漏電而影響mos的performance。

4. 到底為啥要做匹配的動作呢??
ANS:mos愈matching，訊號的offset就愈小，會更接近simmulation的結果。
" {. ]' J7 b+ g' `9 ]
5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
% V9 f' i" }2 D) {& q5 LANS: "The Art of Analog Layout" →我覺得這是layout和designer都應該看的一本書。
0 t) a' R' @) F  v$ h
7 {5 a! B) E. c7 O, M以上是我在這兩年內所學到的東西，僅供參考。
希望以上回答能夠幫助到你。

astrosummer

虽然答案基本都知道,但是看了各位的回复,还是有很多收获的,
- Z0 A9 X# e, u" ^- Y9 L8 z想再说一下6, 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
" _; a, v: V( {( S% I不太理解,电路面积大于pad面积没有关系啊, 为什么还要扩充pad呢, 那岂不是要增加die的面积,增加成本了吗?

ecalfs

core limit 不需受限原有框架

1. Floor plane需規劃好(有彈性變更的可能性),以省面積
. A4 Y1 t8 j! E2. Pad 可放中間, 一測, 兩測, L, ㄇ字 配合 IO 需要來達成
3. 最後確認Bonding diagram

ecalfs

補充:

/ \5 `+ R. n/ Q需注意ESD solution, power cut....