詢問Calibre的LVS如何判斷layout中MOS的D和S呢?

icekao

最近在跑layout的LVS時
  z6 t  [2 z$ u7 }' d% P) O3 g/ l3 f軟體總是會將我的MOS的D和S判斷相反所以netlist接腳都會發生錯誤
( F2 @/ l& M7 e( v' ^5 S( i不知道他的判斷依據是什麼呢?
, V& u: \$ Y. B; G' ~7 {試看高低電位呢?或者其他
另外...LVS自己抓到的MOS接腳明顯和我畫的layout接腳不一致應該要如何解決呢?
LVS除錯真的是門高深的學問呀
/ d' J; H, L+ v請各位大大幫忙解惑了
  \* K0 l- _0 I3 g9 u) V7 k7 X. j感激不盡呀....

lyj65102897

我觉得Calibre是不会判断错误你的D和S的，因为MOS管的D和S可以互换吧
, ]" |/ C& y& g5 s+ R2 |) _. |肯定是layout的线接错了
我以前也经常以为是Calibre认错了
结果都是我的线连错了
我觉得Calibre认定D和S是从layout的连接上来判断的

henk_zxd

樓上說的是對的，Calibre是根據layout的連綫來判斷D和S的。
應該仔細檢查一下自己的連綫是不是有問題。

icekao

layout中是否有哪些技巧可以避免LVS抓錯接點呀
像我layout中明明已經接到VSS去了但是LVS又抓到接點為VSS2去了

12345

可以,像非對稱MOS(12V以上會有),S和D是長不一樣,那只是看LVS COMMAND FILE怎寫,蓋個DUMMY層,還是可認出,有的RF的MOS在PDK有的有蓋dummy來區分,S和D

arthur03226

原帖由 icekao 於 2008-7-14 02:47 PM 發表
layout中是否有哪些技巧可以避免LVS抓錯接點呀
+ K5 @6 u: z2 @; J3 f' f: ^像我layout中明明已經接到VSS去了但是LVS又抓到接點為VSS2去了

) `' q# A" n: P$ t. b- r0 y
套一句以前老前輩所說的一句名言，電腦是不會出錯的，有錯一定是你錯。
( c4 y( @! w: h$ [( h5 M: q你先檢查你VSS是不是跟VSS2 short了，比較實際。
psub layer蓋了沒?

sergio

  
' P% F, D5 ?* Z
我個人也是認為 D S 的分別是由 CONTECT 去區分
2 J$ h- @" T# W/ e- W1 A你在去CHECK 你的CONTEC 囉
2 k4 Q! P7 N" J6 zLVS REPORT CHECK 順序 :
$ w8 K* x& w3 B4 R9 }1 SFOTCKECK
4 ]) k1 [* R8 n+ V  D0 a" `  A, S2. short Report
3.LVS Report
這樣順序解完.....我想你的LVS笑臉就會浮現ㄌ...ㄏㄏ

dickafaf

我也認為是你的接線錯誤...
( M& O* p5 _9 @0 ~9 E讓LVS認諎了....
2 Y  j9 e! W" ]2 s* d
所以你要查一下電路...

icekao

小弟經過各位的建議..
逐一修正後..
終於跑出那可愛燦爛的笑臉了...
非常感謝大家