詢問Calibre的LVS如何判斷layout中MOS的D和S呢?

icekao

最近在跑layout的LVS時
5 A8 }/ T7 R# p& h, l3 T8 ^軟體總是會將我的MOS的D和S判斷相反所以netlist接腳都會發生錯誤
" _; a+ [- P; N3 c5 o! D$ D. N不知道他的判斷依據是什麼呢?
/ @) H1 C: ^, T$ b- t  v試看高低電位呢?或者其他
- M8 b- g/ P3 m另外...LVS自己抓到的MOS接腳明顯和我畫的layout接腳不一致應該要如何解決呢?
LVS除錯真的是門高深的學問呀
請各位大大幫忙解惑了
感激不盡呀....

lyj65102897

我觉得Calibre是不会判断错误你的D和S的，因为MOS管的D和S可以互换吧
肯定是layout的线接错了
1 Z1 b* R! u1 b, t9 x8 m; B( |: {& t5 M我以前也经常以为是Calibre认错了
结果都是我的线连错了
$ N1 s6 w5 {) b4 h我觉得Calibre认定D和S是从layout的连接上来判断的

henk_zxd

樓上說的是對的，Calibre是根據layout的連綫來判斷D和S的。
應該仔細檢查一下自己的連綫是不是有問題。

icekao

layout中是否有哪些技巧可以避免LVS抓錯接點呀
, D6 T! f* J4 F  O像我layout中明明已經接到VSS去了但是LVS又抓到接點為VSS2去了

12345

可以,像非對稱MOS(12V以上會有),S和D是長不一樣,那只是看LVS COMMAND FILE怎寫,蓋個DUMMY層,還是可認出,有的RF的MOS在PDK有的有蓋dummy來區分,S和D

arthur03226

原帖由 icekao 於 2008-7-14 02:47 PM 發表
layout中是否有哪些技巧可以避免LVS抓錯接點呀
7 m+ ~: I- \/ \像我layout中明明已經接到VSS去了但是LVS又抓到接點為VSS2去了

) T* D4 R  h7 H: o套一句以前老前輩所說的一句名言，電腦是不會出錯的，有錯一定是你錯。
$ r) f7 @6 M9 h/ G( X9 T& ~+ g你先檢查你VSS是不是跟VSS2 short了，比較實際。
psub layer蓋了沒?

sergio

  
" S" A1 u3 \9 {( g$ {& t2 L( ^  T. z
1 o, j1 t( Z; D$ D- e: S我個人也是認為 D S 的分別是由 CONTECT 去區分
; M$ c/ }# t! a- C你在去CHECK 你的CONTEC 囉
LVS REPORT CHECK 順序 :
1 SFOTCKECK
+ U- a9 p4 ?4 _. @" g! W! P3 g3 g2. short Report
3.LVS Report
這樣順序解完.....我想你的LVS笑臉就會浮現ㄌ...ㄏㄏ

dickafaf

我也認為是你的接線錯誤...
讓LVS認諎了....

所以你要查一下電路...

icekao

小弟經過各位的建議..
逐一修正後..
2 }! s% d3 G- g3 T8 K終於跑出那可愛燦爛的笑臉了...
非常感謝大家