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[問題求助] 負載為大電容時的buffer設計

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1#
發表於 2007-10-9 18:09:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
當輸出端無法推大電容時需要在多加buffer9 S* Y& H! _) T( c
請問此buffer要如何設計?!
9 d! D# u* _* P- ^" D" R* w5 k確切的流程為何?!
& g/ H: D2 n* R* G; n謝謝大家^^

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2#
發表於 2007-10-10 06:07:13 | 只看該作者
一般為第一級M=1 第二級 M=2 第三級 M=3 第四級 M=4 ........,必須注意需為偶數。

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3#
 樓主| 發表於 2007-10-10 14:19:37 | 只看該作者
不是應該要看電容的大小來決定每一級mos的大小嗎?!. U& n" B( I' b4 ?
謝謝回答喔!!
4#
發表於 2007-10-10 14:30:22 | 只看該作者

回復 3# 的帖子

你應該是指Length及width吧,如果是length、width建議作spice sim。

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5#
 樓主| 發表於 2007-10-10 16:33:33 | 只看該作者
嗯嗯~沒錯!. P& w* }$ g$ x2 L: G% x* p
那要怎麼模擬呢?!) E1 U1 V' M! F# \# a
假設負載為5pf! O* _% _9 y8 B, x/ _0 @& G9 A9 ]
但現在電路的輸出只推的動1pf3 y4 E7 t7 T' x; F
那我的buffer該怎麼設計呢?!: [5 _- ^( M5 G. Q+ L: n2 g7 N
謝謝回答!!
6#
發表於 2007-10-10 17:41:52 | 只看該作者

回復 5# 的帖子

你是指不會模擬軟體嗎?還是你不會參數測定?) y$ P# o0 s$ V1 U4 }& B) F. k3 b4 [

/ n% H# _4 d" k* N3 h如果只是參數設定的畫一般MOS只有length  width  M就足夠了如果不夠就多加幾級或M數提高
; p: m8 a) G1 ]
+ v+ P$ W2 E5 [( y/ G8 J% r或者直接用MOS設計一個電路去加大電流

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7#
 樓主| 發表於 2007-10-11 02:00:08 | 只看該作者
不是軟體耶...: ~- j5 E; A' M- M2 Y8 k
我的問題是4 m% c; E  x8 c! G0 V7 c
每一極inverter(也就是buffer)的 pmos & nmos的size
, b5 d+ \- X! w$ I2 |該怎麼去求?!
: `: G( V5 r6 c0 ^我記的好像是跟電路輸出端能呈受的電容大小 & 要掛的負載電容多大有關
9 q1 L+ `( j# S! X6 C0 r2 f, e- f1 Qex:假設現在的電路輸出端可以承受1pf的loading# v( O. N: H1 J; \
   但如果是要改成推5pf的loading# a# L9 M3 e+ J/ S1 x2 O
   那buffer size該怎麼設計?!
2 v' L. B2 K. s' o   我知道要設計成偶數級3 q3 b& x& `$ n, ?- Z
    那每一級跟每一級間mos的size是成倍數關係嗎?!倍數是?!
2 I( o, H, O3 [$ f- N- u* _   開始推的第一級size又是多少呢?!
. E; |/ v$ Y: ?' U, X; r謝謝回答!!
8#
發表於 2007-10-11 21:36:21 | 只看該作者

回復 7# 的帖子

你所說的問題在spice ,就可以try出來了,你這樣問感覺很奇怪。. a6 `* N: A" O6 z% n( L% t
" ~' X* p+ @  H* j: x

! x6 h% D) M8 @" S3 {一般length為最小值,PMOS之width為NMOS之width的2-3倍。你可以try PMOS width=8 NMOS width=4試試看。
9#
發表於 2007-10-12 09:09:51 | 只看該作者
這個應該是很苦老的問題了!!6 D; n, {+ R% n  X" \
我記得吳重雨老師曾經敎過!
$ u* ~) D$ B: k: j; J- Z/ \最佳的倍數是 e 約等於  2.78倍!!% I  Z# M* v3 E' F: v
目前常用的是 3 ~ 4 倍!!
% l$ `( S+ H2 B+ u; i最好是看你的 rising  & falling time 與 total delay time 的 simulation 來決定!!  比較好!!, r5 v$ C2 k0 {7 K
而且此 Buffer 也不要串太多比較好!!
" m' a+ c1 v3 g: u/ _: E: U2 o9 d# `+ r
此篇應該放到  analog 版比較適合唷!!
10#
發表於 2008-2-3 10:51:13 | 只看該作者

回復 1# 的帖子

這問題在一些 VLSI Design 的課本上會提到
! I# {# Y& I9 i% W, _2 N# {" ]0 j" V; h  ?& X2 Z
與9樓所說的相同   Inverter  做Buffer來推動時$ u: l* U; B+ B7 m+ I
一定是偶數級來推動
; T; u. V( p2 }4 O& p  s倍率上  用數學公式求到的  最佳化的 Inverter delay optimal的值就是e+ n  F7 w  e) I6 _
也就是 2.71828.....; N- w6 D8 H; Q5 \6 u
但實質上 電路的使用
9 P1 L' l2 Y6 F譬如我們  多半都是  2倍到4倍之間
( K) j, H- a( v比如 第一級是    2/1   倍數是 3倍的話* b) C5 ?- {' K# W! x1 Y
第二級就是  6/3   第三級是  18/9   以此類推0 m: Q8 z; c) {1 a$ U6 t7 ?6 C" [0 Q
推動到  你最後一級的  推Loading的 slope 在  0.5-0.8ns上下
+ E) F6 @) T. |+ I然後使用的總面積也不會太大的情況下  m! R6 E5 e2 R( {4 ~3 I+ {
就是一個最佳的Buffer推動方式
11#
發表於 2008-2-3 11:59:40 | 只看該作者
恩,樓上的板主都說得很清楚了(俗稱這種buffer為taped buffer or supper buffer)
  ?6 m8 c8 O' E) ?, g' K, Y大部分還是用3就好了
0 {; I6 n* A' u0 o記得layout時要很注意哦~因為越往後面,mos高度越高5 V3 T% A) b. b. H# c
建議使用finger type來畫後面的mos讓大家的mos都跟第一級一樣高
8 b- R0 v' h+ W7 n. x) q# S) Z3 `然後contact多打幾個,特別是在輸入、輸出端& k  b& i- Q7 q3 i2 a0 |
metal打大片一點
2 L( I6 p7 D2 A9 _' p1 l! X6 G畢竟大size的buffer流過的電流較大
+ @( M- H) R6 A& \會有dc power的問題
12#
發表於 2008-2-19 18:07:59 | 只看該作者
喔~~了解囉~~多謝大大的解答唷~~~謝謝你~感謝你
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