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[問題求助] 負載為大電容時的buffer設計

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1#
發表於 2007-10-9 18:09:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
當輸出端無法推大電容時需要在多加buffer
# A) F' V- p' O; p  _9 H請問此buffer要如何設計?!
$ z5 T' n# k1 I/ V. s9 f! P確切的流程為何?!
' v# J" E* Y: e謝謝大家^^

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2#
發表於 2007-10-10 06:07:13 | 只看該作者
一般為第一級M=1 第二級 M=2 第三級 M=3 第四級 M=4 ........,必須注意需為偶數。

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3#
 樓主| 發表於 2007-10-10 14:19:37 | 只看該作者
不是應該要看電容的大小來決定每一級mos的大小嗎?!: M7 C. b7 l5 t# K  v
謝謝回答喔!!
4#
發表於 2007-10-10 14:30:22 | 只看該作者

回復 3# 的帖子

你應該是指Length及width吧,如果是length、width建議作spice sim。

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5#
 樓主| 發表於 2007-10-10 16:33:33 | 只看該作者
嗯嗯~沒錯!: X( A6 ~4 ~3 G6 p& V! E
那要怎麼模擬呢?!
$ m! @: l& z* q4 @) D假設負載為5pf$ j; O- b; A2 ~5 U+ P5 F  ?8 k
但現在電路的輸出只推的動1pf
* x  f$ E) b- T' t0 p$ y5 J8 x8 j8 U那我的buffer該怎麼設計呢?!; t, t9 Q6 i* [6 P
謝謝回答!!
6#
發表於 2007-10-10 17:41:52 | 只看該作者

回復 5# 的帖子

你是指不會模擬軟體嗎?還是你不會參數測定?% Q% m  u% I3 d3 g$ D2 C
) P- e0 a9 f5 B7 M) V* r
如果只是參數設定的畫一般MOS只有length  width  M就足夠了如果不夠就多加幾級或M數提高
' q- n8 Q, O* f% Z( y( E2 a% F
4 J( \6 n! o5 j% h) Q7 N1 A# p或者直接用MOS設計一個電路去加大電流

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7#
 樓主| 發表於 2007-10-11 02:00:08 | 只看該作者
不是軟體耶...
7 g$ T- H9 F5 E/ ]  t! K我的問題是) X1 Y; a  O4 D
每一極inverter(也就是buffer)的 pmos & nmos的size3 m7 f6 l9 l0 ?' }6 t; h) Y* |
該怎麼去求?!1 l( N% f9 Y5 S. w5 q
我記的好像是跟電路輸出端能呈受的電容大小 & 要掛的負載電容多大有關
# {5 r5 D; e* G$ D7 Kex:假設現在的電路輸出端可以承受1pf的loading
8 x5 Y1 ^% b, \5 Z" h   但如果是要改成推5pf的loading2 q" y- U' u, x( R$ A# E
   那buffer size該怎麼設計?!
+ `0 V) _. }/ {% d   我知道要設計成偶數級
6 n4 w, _2 k. ^# ?    那每一級跟每一級間mos的size是成倍數關係嗎?!倍數是?!1 C6 _- f+ P6 Y: Z1 o
   開始推的第一級size又是多少呢?!
, D3 h% R3 p$ T# R謝謝回答!!
8#
發表於 2007-10-11 21:36:21 | 只看該作者

回復 7# 的帖子

你所說的問題在spice ,就可以try出來了,你這樣問感覺很奇怪。2 t+ |3 _1 E$ H/ j2 M, Y: x9 u

6 m4 g$ h3 H& v# I5 ~5 X" `& t+ ^6 V+ i' ]- `& I
一般length為最小值,PMOS之width為NMOS之width的2-3倍。你可以try PMOS width=8 NMOS width=4試試看。
9#
發表於 2007-10-12 09:09:51 | 只看該作者
這個應該是很苦老的問題了!!7 N5 W2 O! d) }; D. U
我記得吳重雨老師曾經敎過!3 L& B( U9 \0 w0 K: k7 o9 j: j1 J
最佳的倍數是 e 約等於  2.78倍!!7 i$ R8 |5 k& f; R
目前常用的是 3 ~ 4 倍!!
9 Z) P1 P5 e% X3 U  X最好是看你的 rising  & falling time 與 total delay time 的 simulation 來決定!!  比較好!!
/ G7 K! U1 H. j( }$ V( N* }而且此 Buffer 也不要串太多比較好!!
1 e/ i) i. p, ~' s. R+ b0 k! M2 ^/ [8 h7 P8 u" {& c8 z0 `# m
此篇應該放到  analog 版比較適合唷!!
10#
發表於 2008-2-3 10:51:13 | 只看該作者

回復 1# 的帖子

這問題在一些 VLSI Design 的課本上會提到  R+ W. V1 C3 y: g& z0 s+ j: g; P
. p% Q6 I4 Z; u( t2 d
與9樓所說的相同   Inverter  做Buffer來推動時: U0 f; Y$ P/ T0 v5 b
一定是偶數級來推動$ T2 F% g6 e( i! ?% X' ?1 f) q
倍率上  用數學公式求到的  最佳化的 Inverter delay optimal的值就是e
- h" K. v: U+ l  \/ ?" V  ~也就是 2.71828.....
2 d. a( b# I" i0 c. O但實質上 電路的使用
3 v& e: h; s3 N! N7 }譬如我們  多半都是  2倍到4倍之間
- H8 v' {' |8 C% V! ]比如 第一級是    2/1   倍數是 3倍的話
0 a/ M/ e9 ?7 I* l% e第二級就是  6/3   第三級是  18/9   以此類推" M) w3 |& C! K; q/ z+ s: t" d
推動到  你最後一級的  推Loading的 slope 在  0.5-0.8ns上下
3 v/ J/ D% I! a8 v然後使用的總面積也不會太大的情況下
, S9 h( n/ X- H+ A( l0 z" [就是一個最佳的Buffer推動方式
11#
發表於 2008-2-3 11:59:40 | 只看該作者
恩,樓上的板主都說得很清楚了(俗稱這種buffer為taped buffer or supper buffer)
, X0 w- p" @7 C大部分還是用3就好了
6 X+ y) o* B8 L( l8 J4 i7 F記得layout時要很注意哦~因為越往後面,mos高度越高
& o" e5 b  |* V# \5 d- s建議使用finger type來畫後面的mos讓大家的mos都跟第一級一樣高
; \; a# _( j6 h! Z- S8 n& g然後contact多打幾個,特別是在輸入、輸出端" t- J9 S" t/ r  q
metal打大片一點
: C8 e- |# S: K5 c7 ]! I畢竟大size的buffer流過的電流較大6 P+ L+ W6 f) d* k; Q
會有dc power的問題
12#
發表於 2008-2-19 18:07:59 | 只看該作者
喔~~了解囉~~多謝大大的解答唷~~~謝謝你~感謝你
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