請問如何將寄生電容~寄生電阻降到最小

iverson218

如何將寄生電容~寄生電阻降到最小~
0 R% J/ C7 @- i4 n9 x! w- a0 z請問最小面積是指整個layout的面積嗎??
還是線跟線之間的距離??
8 [/ n$ N8 y7 r( ~" x- {  @還是兩者都有??
. H/ X: o9 I8 ?# V- t想成為layout佈局工程師的小弟

yhchang

因為 一個電路裡面 的MOS SIZE早就已經被設計者決定了
0 U' _6 u1 d% V* `; Y! ~2 t所以 MOS本身對地的電容 一開始就產生了
LAYOUT唯一能降低的 應該就是  電路中各個MOS的總連線長度要越短越好
總連結的次數要越少越好  這樣子寄生RC就會降下來

redteaboy

電阻的話 多打mos S 端 和 D端   contact(要往下打)   就可減少寄生電阻        |---------|
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