請問如何將寄生電容~寄生電阻降到最小

iverson218

如何將寄生電容~寄生電阻降到最小~
. m  Z. R+ A7 \$ l. V2 R3 b) H請問最小面積是指整個layout的面積嗎??
+ ]1 I8 Y% f0 T6 v  E8 u! A( z還是線跟線之間的距離??
- C' R* S; A$ z還是兩者都有??
想成為layout佈局工程師的小弟

yhchang

因為 一個電路裡面 的MOS SIZE早就已經被設計者決定了
所以 MOS本身對地的電容 一開始就產生了
% x" n+ F7 b) _. {/ _LAYOUT唯一能降低的 應該就是  電路中各個MOS的總連線長度要越短越好
總連結的次數要越少越好  這樣子寄生RC就會降下來

redteaboy

電阻的話 多打mos S 端 和 D端   contact(要往下打)   就可減少寄生電阻        |---------|
9 L0 K/ i0 ^# K9 x                                                               -------------|         |--------------|
                                                               |            |         |              |
  ?' n4 }% e- `                                                      |            |         |              |
                                                      |     S      |    G    |      D       |
                                                      |            |         |              |
                                                      |            |         |              |
% U4 W  h; C) t2 C+ i7 O/ I1 Q                                                      -------------|         |--------------|
, |/ d* T# H0 s                                                                   |---------|