很怪的layout的錯誤！

jine608

最近小弟在玩layout（自己亂玩）！
5 b& e  l7 W7 W! T) e不過，在virtuoso編排！
; z! z2 }  Z* v( y! I7 S但是，在驗證方面出了問題！
所有pin腳和接線全部都驗證ok！
但是，只有一個錯誤！
$ ^: V+ P# |% h" t  I+ a, q就是無法打gnd這個pin腳！
只要打上去，在LVS方面就是無法驗證，
以下是我所看到的錯誤！
請各位前輩給小弟新手我一個答案！
是否可以寄信給我！感激不盡！
小弟的信箱====>jine608@yahoo.com.tw

6 h  T. P! e6 {LVS方面所出現的錯誤！
. s# k6 }0 l2 T3 r$ r0 LERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
. F+ w7 w2 _" u7 L( V& U9 ^ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report
2 \$ d- K/ c) X***Galibre finished with Exit code
2 n# ?' ]$ U4 ^3 }
+ L: x5 N. |6 a- @( z以下是VCO_test.lvs.report
) r; l9 Q* Y5 E  q( ^Extraction Errors and Warnings for cell "VCO_test.calibre.gds"
---------------------------------------------------------------
+ o' A2 Z/ U+ l' O3 V. h( G
/ ?- k. s! {. J0 Q5 O# }( C% CWARNING:  Direct connection between different ports:
# b" t8 X' Y2 Z9 I! e. Q' E          Port names:  gnd  gnd  
WARNING:  Direct connection between different ports:
* ?7 ^& X+ y$ C5 s# S) v5 ?2 J, y; x          Port names:  Vplus  Vplus  
- b6 G. U. r( E; u$ H, V, d% T0 sWARNING:  Direct connection between different ports:
' [/ y4 H( N  U          Port names:  Vminus  Vminus  
WARNING:  Direct connection between different ports:
          Port names:  vdd  vdd  
WARNING:  Direct connection between different ports:
          Port names:  Vctl  Vctl  
4 y* ?4 y. c! ~


Conflicting connections STAMPing layer sub:2 by layer psub.
   Location: (-247.595,2.410)
   Nets:     733 gnd

wlyi0928

能否請問一下...您看起來是在學校使用CIC提供的佈局及驗證軟體,不知道是這樣子嗎?
1 x! }+ \) P* ]又,請問您是用哪種製程呢?

看您貼在這裡的report,感覺上Calibre LVS並沒有跑完,
4 H4 z' f& N- X, I- l3 O  v因為這兩行:"ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
! k% y% {9 n9 f: p* I6 @                 ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report"
, f/ K  J$ t$ ?! z都顯示了check abort的訊息.
另外,在extraction errors and warnings 也看到與gnd相關的錯誤訊息,
老實說,我大概有往一些錯誤方向做猜測,只是可能需要更多資訊才能找出到底問題出在哪裡.
: H  R+ s! Y% u  K7 F6 g. x% D$ {若您是使用CIC提供的TSMC 0.35um, 2P4M Polycide製程,
  n! V  u9 F3 t8 G: k+ n3 h* A且若是您方便的話,是否能請您把該電路的gds file,用來驗證的Calibre LVS command file,和電路的netlist file寄給我,
" C! F2 _$ _! A' ]: j. A8 r8 Y0 S那麼我或許能夠幫你轉gds file進來看看問題在哪裡, 再給您回報, 不知您覺得如何?

若您使用的並不是以上我所提到的由CIC提供的製程,
那...我再想想辦法,看如何能提供你關於此問題的解答.

嗯...我不知道在這裡留下我自己的email address是否會違反版規,
" |8 f- S% c: j& _- l所以我暫且不留,若您覺得我以上的提議可以接受的話,
請您再留言告訴我,或許我再看用什麼方法私下給您我的email address.
  f1 m5 S3 t' M. [: E2 ^# x; J& W希望能對您有幫助.

1 U. k- f; L' Q2 v( `p.s. By the way, 我現在是學生,之前曾在業界服務過約兩年,因此在Layout及Layout Verification方面的能力雖然不是頂尖,
但至少目前我在學校實驗室裡還沒有遇到我不能解決的問題.
另外,我想您也不用擔心您的電路資訊會被洩露出去,我只是純粹想看看有什麼地方可以幫忙您的而已.
) I+ ]+ r& p' N8 N& n5 R5 t當然,若您的問題已經獲得解決,那樣當然是最好的了.
2 I0 N9 Z7 A# t7 x. G7 C祝您順利!!

cjchao

Looks like you have different ground pins and then they are shortened together via p-substrate.
9 A$ k" Y" x# x6 n" w, m+ fYou could separate these p-substrate with usage of PSUB2 layer.

lli3793

我碰倒過，就是說短路了
) ?5 V: Z+ p% y0 [$ D你的 gnd 和別的 port 短路了，才會有這種現象