很怪的layout的錯誤！

jine608

最近小弟在玩layout（自己亂玩）！
不過，在virtuoso編排！
但是，在驗證方面出了問題！
+ p/ S* ^) b1 }1 w. a* w3 @- I所有pin腳和接線全部都驗證ok！
/ x1 R% `$ o5 z" D- {' u2 ?4 z但是，只有一個錯誤！
% t9 V4 U4 t" ~就是無法打gnd這個pin腳！
只要打上去，在LVS方面就是無法驗證，
以下是我所看到的錯誤！
請各位前輩給小弟新手我一個答案！
$ X( e1 K1 ~% T# Q9 r% ?" A是否可以寄信給我！感激不盡！
) w6 n9 ]4 t/ @$ z9 f1 H' z小弟的信箱====>jine608@yahoo.com.tw
  o4 }; U. H9 X+ b* y
LVS方面所出現的錯誤！
ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
$ U% W! X) \  ^) |* Y6 WERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report
: b) f& b$ q' u, t4 ^& b) _' m3 r***Galibre finished with Exit code

3 M) g4 A' e" {$ I* ~( l以下是VCO_test.lvs.report
Extraction Errors and Warnings for cell "VCO_test.calibre.gds"
& R; L# {9 ]: Z* E---------------------------------------------------------------

) u) ?1 D- c4 _. KWARNING:  Direct connection between different ports:
          Port names:  gnd  gnd  
& \; p7 @  Y$ j" |  ?1 k- Q& M  jWARNING:  Direct connection between different ports:
          Port names:  Vplus  Vplus  
4 d! V' V! w0 a. A  l. X+ LWARNING:  Direct connection between different ports:
          Port names:  Vminus  Vminus  
0 l! |6 S/ Q" d8 UWARNING:  Direct connection between different ports:
/ ?  m2 J4 {% }2 J" i3 H          Port names:  vdd  vdd  
WARNING:  Direct connection between different ports:
2 ~# D! A* I1 g$ l          Port names:  Vctl  Vctl  

" s) t. @; r7 Z, S$ a# ~8 W% Y" M7 d; S
) j1 I8 d7 Z# D" K( w  A/ A, \+ a8 u
# ^& s& Y. K# `/ T+ wConflicting connections STAMPing layer sub:2 by layer psub.
3 G& b9 q3 s/ `4 Z# q5 P+ a   Location: (-247.595,2.410)
   Nets:     733 gnd

wlyi0928

能否請問一下...您看起來是在學校使用CIC提供的佈局及驗證軟體,不知道是這樣子嗎?
又,請問您是用哪種製程呢?

1 w+ D2 O4 |6 b; F% L7 J看您貼在這裡的report,感覺上Calibre LVS並沒有跑完,
因為這兩行:"ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
                 ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report"
都顯示了check abort的訊息.
另外,在extraction errors and warnings 也看到與gnd相關的錯誤訊息,
老實說,我大概有往一些錯誤方向做猜測,只是可能需要更多資訊才能找出到底問題出在哪裡.
" u8 {5 {2 d2 s$ h若您是使用CIC提供的TSMC 0.35um, 2P4M Polycide製程,
. Y2 k0 i4 M/ L6 \且若是您方便的話,是否能請您把該電路的gds file,用來驗證的Calibre LVS command file,和電路的netlist file寄給我,
那麼我或許能夠幫你轉gds file進來看看問題在哪裡, 再給您回報, 不知您覺得如何?

若您使用的並不是以上我所提到的由CIC提供的製程,
0 o, Z) B5 \! _* p0 \那...我再想想辦法,看如何能提供你關於此問題的解答.

嗯...我不知道在這裡留下我自己的email address是否會違反版規,
2 v" ?# o) Q. }# V所以我暫且不留,若您覺得我以上的提議可以接受的話,
2 D+ \# i- D% P請您再留言告訴我,或許我再看用什麼方法私下給您我的email address.
2 L. |+ j7 _( a) h希望能對您有幫助.

p.s. By the way, 我現在是學生,之前曾在業界服務過約兩年,因此在Layout及Layout Verification方面的能力雖然不是頂尖,
但至少目前我在學校實驗室裡還沒有遇到我不能解決的問題.
: X! U% I" o5 f! W' b0 g+ Q另外,我想您也不用擔心您的電路資訊會被洩露出去,我只是純粹想看看有什麼地方可以幫忙您的而已.
當然,若您的問題已經獲得解決,那樣當然是最好的了.
祝您順利!!

cjchao

Looks like you have different ground pins and then they are shortened together via p-substrate.
& h; Y+ q. H& c3 b6 I( wYou could separate these p-substrate with usage of PSUB2 layer.

lli3793

我碰倒過，就是說短路了
  }7 t6 Z) G  V& E4 J/ D你的 gnd 和別的 port 短路了，才會有這種現象