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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 新手layout 學生題~missing gate?
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[問題求助] 新手layout 學生題~missing gate?

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1#
發表於 2010-2-6 21:38:13 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
剛剛layout完
+ P  h- f0 U4 f1 C! I7 @# F# G( D0 I) e
drc過了6 Y" A5 G) x" O# ?1 f5 l+ G
+ M2 \% ~6 R3 g/ W4 F" D
可是lvs一直說是missing gate0 Q* I: Y# f9 |  w1 E6 j

* V9 H7 {( G8 Y" P  b6 I請問missing gate有可能是哪些地方產生問題.." g: Q% O  b) w! i1 B% ?: f
% S6 H" V6 c) ~
debug一天了..就是有盲點..
  d, f0 c1 T) D, p4 Q+ }8 n) W# \& U# E9 `4 }3 X
請高人指點指點 <●>7 V' P9 _$ H+ V6 q/ w# t7 Q

: {" O- M& J" o- [/ h2 z) H+ U- l1 z謝謝^^
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2#
發表於 2010-2-8 14:42:07 | 只看該作者
多PO一點訊息上來+ f% L: U- g4 z  G6 A
如 LVS  report * u$ u7 G2 @$ @9 e5 O/ ~% r
以目前看到的資訊5 F  W/ m4 e; U' t0 B
只能 "博杯"  來問神明ㄌ
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3#
發表於 2010-2-25 14:50:17 | 只看該作者
可能是你線接錯了5 w8 w* g: }) z, F" ?& c5 p
導致LVS判斷你有地方沒有畫出來( Q+ D( n0 }+ s) t* I& T
不過看到你的帳號....我想你還是去問學長吧XD...
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freeson
4#
發表於 2010-3-20 23:03:22 | 只看該作者
看是不是port name設錯~  或是一時手抖...動到schematic XD
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rd66529
5#
發表於 2010-3-29 15:51:47 | 只看該作者
那應該是你的線有接錯了~, d$ o( ?! {5 T9 Y: v4 r
才會導致mos認不到~
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6#
發表於 2010-3-30 11:24:23 | 只看該作者
呵呵6 ?! A' J$ y2 V' k; N9 W  c
9 w( O5 U9 K  z7 k7 H' `, t! {& \
這問題很常見- m9 L" g) G7 M
" Z& S7 z4 i( Q5 s
也很好解決...5 L: D; k& f5 P. B
$ r  j* o4 T7 T- |
你去看lvs的 report# ~3 a7 m7 M1 q* C2 r
往下拉~
8 u( j# H) K, b9 r' U會看到一個資料
+ Z; v5 e, x$ h9 J8 u9 K上面寫0 H1 R" G' D/ n# d
source 和 layout$ o- _5 \/ i9 x$ W
你兩個去對照一下
2 }. l6 A+ @7 D* q* i: k' c2 _: w0 B就可以看到是那一個閘極畫錯了
4 y9 j/ `( m; U8 t! T* t不能說畫錯!應該說 電路和佈局不依!!!
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tsung105
7#
發表於 2010-7-6 11:52:16 | 只看該作者
要看Layout and Source 的MOS數目有沒有一致
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8#
發表於 2010-7-6 18:13:22 | 只看該作者
有可能是你接線沒接到/ _2 K% {* Y; \, ]  z
你看看是~layout還是電晶體閘極層問題
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9#
發表於 2010-7-9 09:46:24 | 只看該作者
從最小的模塊做起，一個接一個的完成驗證
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10#
發表於 2010-7-9 09:46:24 | 只看該作者
從最小的模塊做起，一個接一個的完成驗證
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11#
發表於 2010-7-13 22:29:52 | 只看該作者
missing gate 應該表示沒有抓到閘極的腳位
7 ]* K3 b' N( k5 e3 c你應該由電晶體邏輯閘跟layout去查看看腳位
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