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[問題求助] 新手layout 學生題~missing gate?

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1#
發表於 2010-2-6 21:38:13 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
剛剛layout完
; J5 _- F# W) n% p2 e) }9 L
! l; }3 }) O0 J) hdrc過了7 h# w  V2 l8 G. s3 r6 i) s
* L* s! U( C/ D: E' a
可是lvs一直說是missing gate$ L0 D. K0 o; D! [% s) _; y) r  |
# w. I0 n% [+ V" \& `5 f4 T
請問missing gate有可能是哪些地方產生問題.., G8 S! t, h3 X/ U- U( @

4 M$ u6 E- n7 }9 [0 O+ m; kdebug一天了..就是有盲點..
8 h3 p' F, ]' _# t
; f( s& T4 c1 _& t2 W( z' @# M2 h- \請高人指點指點 <●>! a" P3 D4 O+ y) ~2 ~! R
- A; [; {. {  ]$ Z& x* @
謝謝^^
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2#
發表於 2010-2-8 14:42:07 | 只看該作者
多PO一點訊息上來) x. F6 @) d# r
如 LVS  report
! \# c" Q0 j& q4 y' J0 c以目前看到的資訊
# Z$ `5 T7 k/ G5 G只能 "博杯"  來問神明ㄌ
3#
發表於 2010-2-25 14:50:17 | 只看該作者
可能是你線接錯了' `; B) |! {5 K+ ]5 e
導致LVS判斷你有地方沒有畫出來. k& l1 G* O& x7 M; l8 Z
不過看到你的帳號....我想你還是去問學長吧XD...
4#
發表於 2010-3-20 23:03:22 | 只看該作者
看是不是port name設錯~  或是一時手抖...動到schematic XD
5#
發表於 2010-3-29 15:51:47 | 只看該作者
那應該是你的線有接錯了~, j" e8 u  E1 J$ \! _2 A. U
才會導致mos認不到~
6#
發表於 2010-3-30 11:24:23 | 只看該作者
呵呵
! r2 s* j: ^( o, Y$ w; L& I: G$ G- q, @; X# J% `6 g
這問題很常見- a! c; `' y1 [& i
- P1 v" A1 `. B) z' v. _- v
也很好解決...# D4 F& {6 r1 b& s8 M

0 ~: Z: q% ~. r' f. F6 F你去看lvs的 report
3 O+ o9 s5 ~3 F5 @8 R3 d往下拉~2 p: h5 V  }) N4 S! N" s
會看到一個資料0 `# S+ o2 b" v
上面寫1 d% M0 ]; f  e5 z
source 和 layout& e. F( J# ^5 J$ x0 R! w5 @
你兩個去對照一下! O$ n, a& t! C. \% o# C3 O
就可以看到是那一個閘極畫錯了
2 j2 B( C( b" M; i( C$ {/ p  b不能說畫錯!應該說 電路和佈局不依!!!
7#
發表於 2010-7-6 11:52:16 | 只看該作者
要看Layout and Source 的MOS數目有沒有一致
8#
發表於 2010-7-6 18:13:22 | 只看該作者
有可能是你接線沒接到
# Y  _* p, u& R6 d- T# p% N" n3 x# n$ W* B你看看是~layout還是電晶體閘極層問題
9#
發表於 2010-7-9 09:46:24 | 只看該作者
從最小的模塊做起,一個接一個的完成驗證
10#
發表於 2010-7-9 09:46:24 | 只看該作者
從最小的模塊做起,一個接一個的完成驗證
11#
發表於 2010-7-13 22:29:52 | 只看該作者
missing gate 應該表示沒有抓到閘極的腳位
% `0 v/ [* t5 K- M* P, M3 m你應該由電晶體邏輯閘跟layout去查看看腳位
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