關於systemverilog的testbench

makejie3

想請問一下各位先進，
如果已經用systemverilog寫好兩個testbench，
7 |( X. C7 T% i; R1 u7 j+ Z例如AA.sv和BB.sv，
2 A4 @/ `* O) XAA.sv和BB.sv都是用program block包起來的，

" v% \2 P- _+ F6 s- x9 g( _那如果我在simulation時，想要AA.sv跑完後直接跑BB.sv，
0 n1 g) {9 Y5 M- l直接將兩個檔案依序讀進去執行好像不是這樣的效果，
請問有啥辦法可以不用改這兩個testbench而達到我想要執行的效果呢？

謝謝。