關於systemverilog的testbench

makejie3

想請問一下各位先進，
如果已經用systemverilog寫好兩個testbench，
5 o' G# W5 y9 ^3 Y5 x) U. E  V例如AA.sv和BB.sv，
AA.sv和BB.sv都是用program block包起來的，

) G/ F: N$ C2 c, h那如果我在simulation時，想要AA.sv跑完後直接跑BB.sv，
直接將兩個檔案依序讀進去執行好像不是這樣的效果，
# S4 f0 j+ B5 F2 C% R2 K請問有啥辦法可以不用改這兩個testbench而達到我想要執行的效果呢？

% g. U- `, Z# F$ j+ }) A- e/ |: N謝謝。