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你最想瞭解IC LAYOUT哪些方面的知識?

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1#
發表於 2006-12-8 00:57:46 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
這是IC LAYOUT的知識盤點?大家都關心IC LAYOUT的哪些知識?
多選投票: ( 最多可選 2 項 ), 共有 218 人參與投票
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2#
發表於 2006-12-19 17:45:59 | 只看該作者
有點籠統,可以在後面加上詳細說明嗎?
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3#
發表於 2006-12-29 15:35:04 | 只看該作者
:
6 x) x" I- u7 z* f8 J        建立扎實的技術吧!!
# a; {3 k$ n- x, E. d        提供兩個網站有很多資料!!9 j% A+ z, J% ^; [4 L8 C* _
        ) b5 b3 Z* x* A" N3 f% ^
http://www.opencores.org/. T/ ^+ G( H" s  ^: P
http://www.veripool.com/cadlist.html! k, s9 J$ M4 F& g5 R

1 X; [# [6 W- Q7 n* O) |" y6 z    找些主題大家來討論?!
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4#
發表於 2007-1-18 00:19:05 | 只看該作者
這些免費的EDA有人用過嗎
8 g$ D$ E4 s4 X% U  V2 H聽說真正先進製程的公司3 |  U8 u& r) y' \6 P
或是做CPU的大公司% r8 j  l( D$ V6 P5 ~# z
都有自行開發相對映製程的EDA軟體喔
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5#
發表於 2007-3-26 10:47:03 | 只看該作者
我是屬於技術人員  所以喜歡看揖謝技術性的文章
+ @8 o2 Z- G% w+ Z2 _9 y+ h; L5 h像類比IC  有許多的 layout 技巧, w4 \2 b, m% G) l# L! f
大部分都是  發生問題之後  才有解的/ Q0 {& j5 w2 M! j
只不過  這一部分  只不過分想者並不多
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6#
發表於 2007-7-30 18:08:57 | 只看該作者
我現在還在初學階段8 J4 x  V! q7 A4 \
想了解的是比較詳細的佈局規則跟內容) }3 X8 M6 c' u, \: [8 }' _
例如:要以什麼來畫電阻會比較好?電阻值要如何電算?跟邊界有何關係……這類的
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7#
發表於 2007-7-31 11:40:25 | 只看該作者
想了解layout的基本電路元件 guardring transistor resistor contact...等的新的方法,現行的device gengerator有P-cell,MCell都有針對此來簡化layout在基礎電路所花的時間.
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8#
發表於 2007-8-17 11:38:17 | 只看該作者
我是個新手,想了解一些關于layout的布局擺放,以及具體需要注意的問題3 y/ v1 E5 {0 ~( e$ Y4 ~
希望能和大家一起進步
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9#
發表於 2007-9-5 12:33:52 | 只看該作者
製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應
1 Q$ ]8 Q' f" @2 o4 G0 Q# x電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起
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10#
發表於 2007-9-5 18:33:41 | 只看該作者
這個版 從 主題:帖數= 132:1308 的比率來看,如果真要對大家都有所幫助的話(除了好康相報之外),討論區是否到了該有所調整的時候?!' J0 T) V! @% T( G" ^

  i2 D% k/ N! g% h- T, J& R/ M, C先前有先進建議區分成:Fully Layout + APR + Physical Verification (整個  Backend)
" `' f2 W- }' [! A# c, ^也有友站區分成:
8 C9 W: X! U; G0 ^" Z9 `: j2 n7 ^) G3 E" T" q4 e% l. [% l3 h
Circuit & Simulation, W% G( _4 o0 H; V
Circuit architecture / Composer / Simulation / Analysis & others related to circuit design8 ~/ b1 M6 @, t
8 ~5 w  E% Q3 f+ ]  o  s
Layout & Verification6 z8 g, e8 ~* I* [' s
Layout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related
# B% X8 r8 @/ u/ ?1 d
1 G/ A# ^6 ]) Q4 E" _" MLanguage & Programming
( M4 C. ?9 f4 L2 G8 V$ ]) WVHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.! B. p- c. v) p1 B  h9 w: n
, e, H: A5 y$ T0 |
General Topics0 ?" |  B; D6 \+ g7 T0 m0 P
Roadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.
. V. T" I0 z# m' }) p( d1 `8 \
+ a/ X- b% L% Y0 \+ W' |* w8 H
長知識靠大家!大家以為如何?
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11#
發表於 2007-9-10 05:06:33 | 只看該作者
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!" q$ B0 E7 n) E) n9 L
像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。- q. a8 E7 s( w+ E
小妹希望能徹底了解除錯訊息 所要表達的意思!: `$ p& |# s( i/ e; N
而像drc的command file裡有說明了所有的各層材質間的設計規則 ,如間距、寬度 等等!1 C+ J' l! a4 K, k
如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!% N1 }& C$ P$ q9 U
但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!. ~/ ~$ E$ c! W8 I4 P) |
小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^& z; |; s: g% N  f& a1 q
相信能讓初學者除錯能力升上許多  是吧^^

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chip123 + 3 勇於求知!多問多看囉!

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12#
發表於 2007-9-10 13:41:52 | 只看該作者
原帖由 君婷 於 2007-9-10 05:06 AM 發表
2 M# U: p: V$ c; U* Q, W對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!  O8 f9 E( C& M+ P4 B& f' n* ?
像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...
6 x7 k* Q* d; d8 y- ~4 G
, N" T6 u  O! ^9 J
關於DRC的錯誤,說真的不應該以cmd file 的為準,應該是以fab的TLR(topological layout rule)為準
. c" ~' ~8 ?' @8 `1 f, j) C3 D因為那是正式的文件,cmd  file 正常來說應該是要可以將錯誤完全找來,但是cmd的寫法因人而異,- d* Y" y, [3 h+ k+ d
所以有時會有誤判的時候,由cmd 去找rule這好像反過來了。- a- z7 X5 E/ u6 J: V6 ^

  G9 {7 `) l; J建議應該是先找文件,邊畫邊查,或是看完了再畫,這個看每個人的習慣。
0 q; c/ `0 q) P' v+ h" Y) X: X* @, D" B3 o' k/ b2 Y8 b
LVS的部份這個比較難說明,很多是經驗找出來的,所以下面的說明看不懂的話請多包含(個人表達能力不太好)
1 b6 S; @9 u. w1 z/ |6 M# p6 J  u6 E- i4 l* u
LAYOUT
$ @# p9 L6 b! B0 q最TOP的cell打的text,跟相對應的metal接觸到之後算成一個port點;對應於netlist 最top cell的pin點7 P9 n5 Q6 ?  O- q9 {8 Z0 B
ex:
# b" A$ l& h+ `/ c
" l2 d0 x" |& N, R/ z1 rlayout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock
2 W1 @( {* n# S, m在netlist 的top cell看到的
6 s% G* W4 d# }% H  g.subckt topcell A B C VDD VSS clock" z1 X* C3 J$ P3 ?5 T
( d" h/ i6 j, S7 n
以上應該相符合
" z# x* g1 D/ e# o1 t! W$ C' @+ t5 y( B9 \. ^" ^( @
如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist* F! I# A, z  P  T. v
===========================================2 g; ^7 \! l; Y. K1 Z9 V
port對了後先解short問題,vdd&vss有short這就不用玩了
$ }5 L) T1 L6 v1 a: ^這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@" @- j. H4 [# S
/ {0 e, f% ~: ~' V7 X$ `# @
再者看有沒有soft connect6 C" X3 E% F* }' e, e8 m
這個部份在有多組電源名稱時會發生
  _- [; _& Z1 n7 xex : DVDD DVSS for 數位8 }4 ^; g; w9 L6 {1 T6 o8 y
      AVDD AVSS for 類比7 T. Y1 J: _( m' i. D: U4 g# w
      VDD33 VSS33 for IO ring使用; n" D5 X$ ?9 G  c- O9 r' `' y# W
: u' T% p& K2 p' t, ^; ]! h+ j
正常gnd在sub 實際上都是接在一起的,但是在這個情形下會產生在底層short的情形4 [$ ]$ u: n, s  X2 k. {
現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊,以利LVS的進行。
8 J  D: v. N: H% c/ o==================================================7 O+ f% B6 F5 ^  _
其他一些比較平常的狀況8 H0 @9 m5 G$ G8 J$ Q
layout 上2條net對上 netlist上面的1條net
6 k  g% _! X* T& n) M$ F0 j$ D7 O" r===>通常是open掉了
( |) e% _8 z# ], l* blayout 上一條net對上 netlist上的2條net 7 b3 ^. r" W/ t  E1 b$ r
===>應該是short到了! b1 z2 ~! A# Y

5 a, T: t5 M6 D$ g; \. N% l2對2 互換的線8 z7 j7 x" z! M0 C- p
你應該是接錯了,換回來吧,不然就是一種情形gate的設定是不是有change到0 p( d0 d  X- F! S
這個是在串連時常會發生,雖然function可能是相同的,但是還是換回來比較好。. ]7 [3 T! g! C! a3 V0 O
這個好像在cmd 有選項可以調整的
4 }: v7 _% ]4 m- C: V: I==================================================+ U+ N3 d1 l2 Q. i7 h
有時候看看文字的report上面會有很多訊息的,但是不知為啥很多人不喜歡去看....?_?
$ B; R, o6 w; u# e# H' f是覺得煩還是看不懂?
* r. |  |. G* @  i  N像一個nand2 看是認出來為一組p並連,n串連...有可能是沒吃到power或是gnd,: ^- |! u8 |" r/ W& `! ^% `) h! c; M, m
因為基本的閘應該都會被找出來呈現的,像nand2, nor2, Inv, 這些。
2 V4 k# v- v0 w9 R  s==================================================
5 Z7 F+ f6 k% K* J% N( J+ Z* W: D' t1 F
個人在工作上是用calibre的,上面僅供大家參考....LVS的除錯有時用說的真的不容易表達2 j7 y: z: G9 q! }7 E7 ?
希望對大家有的助益。

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13#
發表於 2007-9-10 18:49:29 | 只看該作者
很高興有使用calibre的人回答經驗!
: K/ Z: W' T. a# C. z小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來,然後發現drc、lvs 好像都是根據command file撰寫出來的規則,所以才想要了解command file內容來得知設計規則,就不用像剛開始一直利用除錯來辛苦得知最小rule 。
$ `- Y* k3 V5 E; o$ `
- O- v# R# }+ e) S! p% S8 O1 {但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等...
7 x; G5 D4 T  G3 b  f3 F% q還有command file好像各EDA  軟體的  撰寫語法似乎不同,所以並沒作者為它出書 讓大家看的懂
3 U* I8 x" U9 Z5 |, f. Acommand file內容吧 ?
1 Q1 I; Y+ d& I我只知 自強基金會 的ic佈局課程中有教,但真的都沒出書或網路有詳細教學的嗎^^8 s; {! ^, e! I+ T' k
目前暫時還沒找到呢!: X* [5 ], B! v# E
這是小妹目前的疑惑,相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^
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14#
發表於 2007-9-11 11:53:35 | 只看該作者
TLR...跟cic應該要得到吧,要不到就很其怪了,沒這個正常不能去layout的。' T7 I( O# X- K" d
這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。1 L- ]# @/ K% }% P

* q; Q% I4 F' q) \3 g3 U4 @各種EDA的cmd 寫法是有些不同,但是很多部份是用羅輯運算的,其實看起來是不會差太多,0 c0 g' J. b0 }+ G2 j& D7 ?
只是一些指令的不同。
) e: Z, a3 V  u8 L( L
+ K/ M' X: Z$ l% o, p" M這個部份真的沒看過有書@@,因為每個製程不全然相同,而指令的部份通常有說明書...5 O6 v7 e+ f' C' o
所以這個部份主要是查指令的工具書看他的寫法吧。
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15#
發表於 2007-12-19 19:14:45 | 只看該作者
小弟我比較希望知道的是未來發展的前景吧,畢竟努力去學習的東西0 D; Y. I% \6 d% ~. u
在未來竟然會被拋棄,那倒不如不要學。
: {( R1 t9 e" K) r5 a5 f& W/ k因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業" g- T( t0 A* B& l
找不到工作該怎麼辦,即使技術非常好,但是市場需求已經達到飽和值。
  M$ U0 S8 V0 p那不就是拼命唸電機卻換來了失業嗎,只不過目前有關LAYOUT的未來似乎討論的並不多。
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16#
發表於 2008-2-5 20:20:09 | 只看該作者
我作為一個RD 最想了解的是5 d" S, l  o1 j( n
LAYOUT在畫不同類型的電路時
0 j$ h! J  t" R: N1 S% k佈局的方法是否會有所不同?9 u9 Z/ k' R' m/ g
5 s" y! o/ X3 k' `( e% D  V
還有LAYOUT為什麼可以一眼看穿這個電路的連接方式
( e6 h5 z; N: S/ y2 F& K% }但是我們這些很少看LAYOUT的RD 就會被一大堆顏色, |& R. d2 D/ [: g8 t' p
給迷惑住.
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17#
發表於 2008-3-25 09:47:58 | 只看該作者
希望可以學到layout上的技術~
6 i9 R. r; u5 @像看到一個電路,就可以快速看得出來最後大概的圖形架構!!
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18#
發表於 2008-7-17 07:51:50 | 只看該作者
我想除了可以很快看懂 LAYOUT之外
) k% `9 W1 @4 _" O) P4 I還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術
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19#
發表於 2008-12-4 20:58:41 | 只看該作者
有人教有好项目,学的才是最快!
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20#
發表於 2008-12-30 13:29:32 | 只看該作者
哪个方面都想要了解。。。我发现我什么都不懂。
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