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1#
發表於 2007-3-6 08:46:25 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
SoC架構設計師,你認為IP驗證將在哪個層次進行?   凡能針對以上及以下問題提出你選擇、開發過的經驗談「知識」見解,重重有賞RDB!
$ b! ^2 S7 R: T
" f; q8 @  ^& p2 Z6 ]1.SoC設計經常會用到IP硬核。請問硬核生產一般採用哪些工藝? " P, a# j% H' a
a. 0.13 nm G TSMC
' E/ D( h: f1 ^' kb. 0.18 nm SMIC
) A+ ^7 S6 u2 h- i7 M9 Uc. 0.18 nm TSMC
) b  L3 F5 i% t& Kd. 以上全部 9 |. S( c' W+ q1 P6 J7 z) m3 p

6 B5 b% t: [1 U" F6 K2 B1 e2.對於想把MIPS內核集成進一個可擕式設計的SoC架構設計師來說,什麼是他最主要的考慮因素? + O8 O+ u8 N, g$ D6 e
a. 性能 % N: ?$ m; k+ Z
b. 面積(價格)
1 [& f7 j% }+ Z+ `c. 功耗
, s3 y- ]% j$ t$ O; |! k" T0 ]4 kd. 以上全部 ; }6 ?; m6 u! y$ P
' t; V; e8 |" D* h
3.MIPS維護哪種RTOS核?
6 L9 c# R" F+ Ha. VxWorks
" g# `) i& [6 ?6 W, |b. Windows CE
) |* g& B# p, j& O: o$ ]c. Linux 2 ?5 Q3 y- W& }: ?6 r* s6 G
d. Nucleus
% G8 \; L( G7 S
5 f2 Q' g6 O2 x* `9 s5 T4.一半以上的SoC開發系統成本消耗在哪里?
5 ^+ a# c% E# R6 [4 r& v' ma. 架構 - x. A6 R% a0 w6 r
b. 驗證 1 S3 \: k) B! o3 ^2 B
c. 軟體
0 U" x, O4 Z) G- J1 y+ Sd. 確認
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2#
發表於 2007-3-9 11:37:35 | 只看該作者
1. 現在成熟的製程應該都是用0.13~0.18了. 所以除了價格外應該沒什麼區別) l) S  Q! S1 e2 T; l1 R: z
2. 我想對一家設計公司來說, 面積價格應該才是最重要考量吧.
, e( Z% \5 w" J; m6 n" P3. 沒用過 MIPS
% [1 E0 y4 d! t: i( z4. b 吧. 我想不只SOC, 所有的設計都是吧

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3#
發表於 2007-7-26 22:46:45 | 只看該作者
1. 早就該 0.13um了. 0.18um 已不符成本了.8 g; E. b- b$ U4 P' b/ D
這個題目單位還弄錯, 應該是 0.13um or 130nm.+ r# I7 J7 n# r3 ]

9 `8 s0 E& p# D! e8 z( i8 c% Q; c2. 這題目是雞生蛋 蛋生雞的問題.   2 Z" R) j' K/ n4 D: f( C& f
  功能少自然Die size 就小, 功耗也就低.) @: R* P# j  q5 s
  同樣的製程 縮小面積的方法有很多. 量大就會划算.
* `& I4 v* P8 Y重點在可擕式" X3 \! F6 {7 j- O6 ~. a& l0 G
  可擕式的SOC 功耗必須很低, 否則再便宜也沒人要.
0 v( p" a9 o: U3 t7 d  C
, A4 _7 O. {* ]$ W4 E' L3 OS 最常見的是 Linux or Linux like. 如uClinux, eCOS.0 i* @* P8 S) n, B" j4 m7 R7 z# t5 [
Nucleus and Vxworks 也不少. but need royalty.; H' A# Q  C1 f0 t* t8 l+ y% ~
別忘了還有 WindRiver( `( y! J6 d" F) d7 l

, H3 y5 N- w' B, ?4. 當然是驗證. Test plan 也是一家公司的 KnowHow.

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heavy91 + 10 大大真是眼尖...果然是工程師~~~
chip123 + 4 你的經驗就是知識的來源!

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4#
發表於 2007-11-7 11:24:01 | 只看該作者
1. 0.13um製程
  ]' ?& ~! n% \: R' X2. c. 我認為可攜式產品功能只要到位即可,因此功率消耗(續航力)將會是主要賣點。
8 q+ i! L" f8 S4 a3. Linux8 }. D  W2 z4 r9 P
4. b.驗證; r" w( n! S+ S; q+ r, \
因為SoC Design的發展具備一定的難度,因此Design flow( Y  Y. A, W  W2 w8 o
也由傳統的Waterfall Model轉換成為Sprial Model# y. W7 g4 U' `+ Z5 z
必須要同時再多的Level做設計、驗證的工作5 g0 Q' o" r  F' k: J
如此才可以降低開發中一次iteration的iteration bound
& b6 ?7 A% c7 A; R3 I( S9 f/ f! L# n(iteration泛指當某個flow出了錯之後要 回到某步驟重新來過)
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