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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › 模擬OP時close loop出現奇怪的振盪現象
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[問題求助] 模擬OP時close loop出現奇怪的振盪現象

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1#
發表於 2010-5-21 06:45:41 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
大家好：
3 t4 s% p8 T$ ^6 O$ ^# E+ L
; P& W# r; L* q小弟現在在模擬一個Folded cascode two stage的OP
3 W! \( @* L" q/ O其open loop的響應一切正常，增益約為90dB，PM=70度" S# m( G8 b  U
但是把它接成close loop測試其settling時出現奇妙的振盪問題
6 Q  s/ o- C2 I; L- s已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象
# N2 A4 |4 Q8 E: _. Y不知道是架構選取的問題，還是有哪些原因是沒考慮到的
8 d  X8 S) }0 l* i/ Y( p0 K煩請專家們抽空給點意見，謝謝0 A, m3 M( f4 n2 ]5 P" H( o

8 \; ^& H0 u& y! e! r% q架構如圖:
; }0 z# g. T0 t. A7 e9 k$ k$ i6 C/ j- s& J/ `
1 ]& W8 A9 _: p. S9 |6 c
其響應如下:2 l) c. `% G: H$ S/ k

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Zuman
推薦
發表於 2010-6-8 21:27:29 | 只看該作者
我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~
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2#
發表於 2010-5-21 08:22:24 | 只看該作者
Try increase compensation cap.
; K: g. j& C4 e8 s" x5 k6 TRe-run ac sim again while adjusting the input DC point
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3#
 樓主| 發表於 2010-5-21 09:06:18 | 只看該作者
您好
5 s7 l8 C' j6 T# o$ ]
' f- c! \+ B6 K" H6 I0 c我原先的miller cap是4pF, totally frequency response如下' v) O7 e$ m' R6 v! G% R
0 m+ B6 ]6 _- t

0 `+ D  D& I7 b: o/ K當初一開始就覺得是phase margin有問題，可是怎麼check都不像
9 P# E2 g# O  D, u7 A* s! O$ h當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應4 }1 G. J+ q7 s; t; |2 g8 X$ i, Z

! F  {# P! m- \' |: E2 m2 R. B
7 H* d$ l$ @+ F  z就只是振盪變緩了，可是整體現象仍不變
! z  U/ t1 M, {' t; y不知道該怎麼辦~~感謝您的回答

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4#
發表於 2010-5-21 10:31:53 | 只看該作者
本帖最後由 arsenal_he 於 2010-5-21 10:33 AM 編輯 % c: G) S( \8 I6 F

; j: D$ \5 L$ w9 {How about set smaller plot step size?
& F7 s9 D. z5 y% E8 n9 uIn addition, how did u connect the close loop?
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suewe
5#
發表於 2010-5-21 13:08:03 | 只看該作者
請問一下，run ac & train分析時，在output端的load是相同的嗎?( f- V0 y* I: F3 t" U, X9 R
奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?
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6#
 樓主| 發表於 2010-5-21 17:26:51 | 只看該作者
感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF$ U. Y) D+ S2 `4 y/ t! |: ^/ i
您說的將X軸的time step改小我試過了，仍然得到一樣的結果
% p0 G6 J6 V; I% q1 o5 E7 g' [其電路的接法就如同傳統的unity gain buffer如下; ]) C0 G: G& e7 z( k9 P- K
在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time( K* h% G1 @, J% i

; ~% ^! C5 R9 }) s  x+ `很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示, h# Y: e; d) p2 c
此時的slew rate就"看似"為正確的* T. }$ d0 t+ H. o. z9 ^6 a9 ?
7 b( x9 f7 \- N) [; k" w9 e
但對Y軸zoom in會發現還是有奇怪的振盪信號存在$ D1 ~2 o* O8 I9 O0 _, |
. V8 p1 o0 s# {) r/ g
打弦波去做測試，發現在input為100-MHz時# R, h$ Z; s" W/ L* @0 D2 k
會有一個很明顯的反轉現象，關於這個我沒什麼sense% U$ G1 M8 B" J, a) x8 E0 \% B3 R
打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下5 a; B) x$ x* a, f7 {

) x, p) q6 {- M5 |) i1 e1 I在小弟的認知上，open loop的PM對應到的是close loop的damping factor
: J5 i, i( Y2 T/ D( z9 f大不了就抖一抖，但在PM為正的情況下會越抖越小8 U! X# A% W! X! t: a
然而這個現象比較像是在某個點上滿足巴克豪森條件
# L2 M; W$ w9 z6 |$ Q1 v能力不夠實在是無解，或許是我電路有接錯也說不定

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7#
 樓主| 發表於 2010-5-21 17:34:43 | 只看該作者
以下為我的spice code，煩請有心人士不吝指教
; _% r$ g6 ~2 e. e/ j, B/ g因為有點冗長就用貼圖的
/ P- S4 R# f$ t" B  @: g
$ }( q' |9 }) F" S) o
. H  R6 u9 d7 j- Y  m$ w

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hoodlum
8#
發表於 2010-5-21 17:41:53 | 只看該作者
請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???! h$ m% q6 d2 B: S! n' B
若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些
( z" E. }$ v0 k5 f+ qMOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來# L7 t/ I% N8 }* @! |
若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的
- {. [9 _" N( V4 y, \6 `頻率響應結果並無法對應到你的暫態響應結果
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9#
 樓主| 發表於 2010-5-21 18:49:44 | 只看該作者
我貼code好了，剛剛發現點圖好像除了我自己以外都要錢9 S- p2 w& V/ N) u' K0 Z7 m
真的很抱歉，我不想故意歛財4 t' W! {6 O7 t# Y

3 W2 Z9 b- R% X6 H4 o( l* v6 y以下為第一部分! }5 t) y$ z' l7 q$ p* r% l( O' _2 V
# X4 z: i  K# Q8 ]( i8 J! I- j
.option post accurate acout=0( O( u; Z) v. J, z9 ?: W
.global vdd gnd!
4 T! Q6 T* ]! V# b6 d
/ A7 O" N% e# v$ M****** Supply ******6 ]! h5 Y: r8 }# h- v2 O
9 ~: S# C. I4 V  `; j: e5 W8 B& q; W! S
Vdd  vdd gnd! 1.2
7 X/ I  a( h  qVss  gnd!  0  0
7 Y4 d5 {. u+ @, P/ _Vin1 vin+ gnd! DC='vdc' AC=1' V  \0 a* C8 V. ^4 i
Vin2 vin- gnd! DC='vdc'
& |4 J) j. B) j$ C' `) r*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR1 y" Z& r, ]9 z' h' \7 P+ o5 H, ^7 U
Vin1 vin+ gnd! sin(0.6 0.6 100X 2ns): u3 G" n( a( I- A9 y4 L. O
.param vdc=1! z; H/ s. w9 U
**************************************************9 {6 \# @" }( E) d3 N4 t
' h$ \6 N% k3 Z, E4 S& p8 Z
*bias*
/ G! J4 v3 O$ P
" D$ l# h8 w9 B8 k0 U.subckt BIAS vbiasp vcascp vbiasn vcascn
. [2 G1 U1 L, m, E* s
  |- w" U0 I' ^, y" X3 Z9 J3 zM1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1% l' e5 E) |3 P1 s
M2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4: |5 C: b# P' w2 l
M3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
& A$ R5 b' o- ]: m5 q. O) X' WM4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=13 M1 u8 h$ @' y. F* a
M5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=1
+ F2 s( x  P0 u8 `* l/ k& u) OM6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=1( N2 W  k6 ~0 x! _. P  \9 J' R
M7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
4 F  s# _% O9 z/ Q* yM8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
& f1 J0 @$ s! A. a, R2 xM9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1' R: ?, t' Q  ]1 ]
M10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=1
: r* q/ C8 n3 K1 _0 }) z( u- D& NM11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
! J- @, n- Q5 R/ ^* ^6 K9 R6 bM12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
8 G) \( b4 t# y$ L( ]1 Y3 f: XM13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1# j7 ?: c; O& L  `' u0 g
M14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1
* M% Y5 M+ \( m4 j4 WRb        nd        gnd!        2k
8 V+ r( i, ~% K) |0 I- W6 A3 g# d6 k! T! X3 o
*start-up*
" ^: Z4 I6 Y6 IM15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
7 m' K! U: x9 D! ?: E* R  H/ Q$ DM16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
2 V/ d$ k. Y1 Y; [* p, VM17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1! r  b2 O% {8 W6 z" `, H) @
M18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1
$ n, Z# I$ X7 i% i2 x% `' E( P
; x& R! o* i# G3 T  N, R% `: C.ends; S$ g) G. i# r# s

# |8 v& u0 J( u/ Z# sXbias        vbiasp        vcascp        vbiasn        vcascn        BIAS
1 L3 n2 o7 T5 _
, Y7 R/ b: K( r9 G4 _*first stage** u5 G9 T4 v# U- r: O
Mq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=10
! T# |4 K/ ]3 \$ O*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10
+ U5 M1 U4 ]5 ?4 b) P) QMq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test1 v! ]- L. p. F( r
Mq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4- X( _( ^* c1 Z$ a: Q
Mq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
( L7 y+ [. ^& `Mq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=13 s! F) V* y. Z8 ]3 O
Mq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1
6 j' [6 K9 w, XMq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1+ |# M3 t3 i; }( A7 P! Y
Mq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=18 L0 x. A7 N& v9 e7 c4 B; l" |" W6 s9 K
Mq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
3 W5 X' k2 ^; x4 X% ?" _Mq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
7 n7 `4 R2 Y( Z7 S' iMq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1" t% u. c2 h! w6 P& p3 V
Mq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1
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10#
 樓主| 發表於 2010-5-21 18:50:30 | 只看該作者
以下為第二部分，感謝大家看到這邊+ S/ `% R- M9 G4 C8 E1 P! k1 U
: J4 L* L, ], }. Q! T" x* A  |) `3 s
Mbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13* `" g2 r" }* j; [6 }! i. ~
9 R' Z$ G/ I% r
*two stage*/ v5 P: {0 P9 a" \+ A7 ]

' V; L& X7 |5 J8 X+ a% xMt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6
$ F+ j9 d) S% c# c- I" [. k# xMt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=2
# \) Y+ |0 Y4 W' |$ B, R  L2 l, k7 l; F& E! M! @
Cload        vout        gnd!        200f" Z* P# u. H6 P1 X' X
* |& q& C8 X3 T% p
*lead compensation*
7 I, D. \& W  T  M& _  v* e" [Cc        vout        n7        4p
; y2 B8 p# h' X2 Z- `Mc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1: [! j- x8 F& P0 {
*Rb        n7        out1        'Rb'
" \7 u3 n5 h& q# c% {( q% z0 {.param Wc=0.8u9 D1 z9 y* A- j) M: m

" a9 q8 H! G- S/ ^3 b****** Analyplysis ******
  ?6 C. Z8 f" R7 i.op1 W) E' F" Q9 c) C$ r0 T& E
*** DC ***
( z& A  o- Q# [6 g4 n7 n, b*.dc vminus 0.59 0.61 0.001
2 }8 E: b- {* |1 Q' L4 ]# j. `*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6        9 Y# {+ y! y1 B, n# `' t
*** AC out ***: h# ~: \0 |" `$ l% w
*.ac DEC 100 1 200X  `  J/ P" Q$ i1 I" i5 Q
.measure ac         Unit_gain_freq         when         vdb(vout)=0
! p% _* R; Z! y) T.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0; N% J) y8 E5 `" |
.measure ac         gainmax         MAX         vdb(vout)
* ^& Y0 ?6 X" A& b  a.probe ac PM=par('vp(vout)+180')6 s6 f. X- b1 `) i1 j
.probe vdb(vout)4 Q: g; j  L5 J) r: ?$ S8 |  {
.probe vp(vout)6 |: p1 F& {; c# J; G6 \3 E
.temp 27
) Z) H- ~6 Y0 C- M  l" N* q*** Slew Rate ***" ~- i0 S6 H  @+ |$ y- ?, m
.tran 1n 2u *100u
" Q) s. b- {1 W& e% }. y9 }9 Q*.measure tran UPSR DERIV v(vout) AT=0.5u
- I9 {7 p% r- F) F. t4 Y- ]*.measure tran DNSR DERIV v(vout) AT=1.5u, b* Z5 k1 `2 P3 U

# M5 ?: F4 Q1 M7 i- ].end
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11#
發表於 2010-5-22 01:13:45 | 只看該作者
You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources
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e2000
12#
發表於 2010-5-22 22:35:12 | 只看該作者
看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題3 t0 a8 K0 j0 G% k) Z
不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大
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13#
發表於 2010-5-24 14:22:19 | 只看該作者
檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值
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li202
14#
發表於 2010-5-26 09:35:37 | 只看該作者
VDD才1.2V, 1 ^4 T( B+ D% \$ P
輸出端又是class A, 怎麼能夠讓你跑rail to rail??2 ]& Q5 A+ i: N( ]
Vin能到0V也是大有問題,輸入端也不是rail to rail,
7 ]1 @0 u. C2 Q3 cVin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~9 T, }6 i3 A3 q( ^+ f2 q, v
AC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍; Y: B% ?  e& _3 v
用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了3 Q$ p" @9 A# ]; d" E* w$ W2 h

& \7 Z' _9 f" B4 n. f7 B這是新新手常出現的問題
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15#
 樓主| 發表於 2010-5-26 17:09:48 | 只看該作者
本帖最後由 Bookert0921 於 2010-5-26 05:10 PM 編輯
  K3 p1 v9 w4 t' ?# y$ P2 \! D9 D( Q' m
& G- _% J4 q; ~4 M1 `我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題# H9 p/ }7 b  u2 l1 d
期望可以學習到更多的東西9 x- @" Y' f0 s% y4 m7 m/ C( }

0 R4 p: K6 s- D3 `回應阿森納大
' r1 [  C9 c. G& O1 Y: O就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出; I6 W( Y* N( Z" A5 X
只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加# G  _$ X) _  {( ]0 h% }
以下圖為例，是一個PMOS input的two stage OP* v# x2 q9 F; p- g

% Z4 _0 |0 I6 Q3 \+ e- x/ X當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升+ k3 }2 D3 \. t" s9 n
左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值
8 P! l& {3 N/ i, N" w+ V左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大6 e& \5 s) X5 X, a! v. K+ T
最後逐漸將他充到接近VDD而完成一次buffer的操作0 L; e$ a- P+ U' y! _( H) a
7 y1 v% ~4 ~% g) Z& y3 {
而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode' R3 ?8 s+ l' |' j3 c8 X& f$ k9 Q3 z
我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的, `+ A6 c/ ~  q+ E

5 A0 Z% E3 O. G+ t回應e2000大
5 c$ k  G! j. x! y8 B: Y; {channel length是為了在低壓下實現出高增益的放大器
  I$ M* |' L% M1 ^% c主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算2 }) r2 ]! ^8 C# s
速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計

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16#
 樓主| 發表於 2010-5-26 17:10:23 | 只看該作者
回應li202大
/ K; l7 R9 @+ D/ ]. l& |輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
5 q, z0 G" `) I' k) M3 {: c/ }, f' a仍然有辦法把電流源hold住或者把它全部導到地& f- Q- q. t0 l* W
而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation
& n8 \# h1 M. _3 p6 M/ @' H0 N1 e我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限$ H) o+ h" c" p' b2 {& q6 B
而PMOS要注意的是common mode的上限，對NMOS input而言$ z; i& q1 s6 x2 {5 q& |
只要操過那個點之後電路都會維持在saturation region
& ~$ L; k) m) g+ @% |# L/ c( N$ a; L而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation
: i! p; n' N6 l8 h所以應該不會造成其他電晶體跌出saturation外
6 M. c$ d% w% w7 `1 a而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係
2 z3 t7 C0 g" M/ |! }若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現
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17#
 樓主| 發表於 2010-5-26 17:11:45 | 只看該作者
後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構
9 a6 E& o3 D9 H( ]' Q# p如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
8 `1 q; M, }# ^( B0 t1 f$ h  K當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)6 b) W+ S0 t  X* k+ {, `

/ ]7 i, X& I/ l2 j但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
, U4 f$ ]4 y: [6 f* G. g: c所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大# F: v: D: J0 H: P
如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓
# q# ]. @( u  U. ^
& R" J+ _0 K0 u% Q如果覺得小弟哪邊觀念不對，希望大家不吝指正
% f' Z' V7 J7 t, v, o; F電路設計就是需要被大家教訓一下，才會刻苦銘心
) F4 P) e0 K$ D以上，謝謝大家

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18#
發表於 2010-5-27 10:08:46 | 只看該作者
回復 17# Bookert0921
- X) v9 e. ~8 Q2 u$ @我觉得可能不是这个原因造成的！
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19#
發表於 2010-5-27 23:50:01 | 只看該作者
your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)
# L: ~, e! [' B9 Joutput command mode range is Vdsat7 to VDD-Vdsat6
2 N# r0 o1 K. {# n$ Z! S5 _# [$ I
; t5 }" v7 j/ a0 S, S2 j1 K/ D: B5 Nif this opamp is connected as unit gain buffer,+ |* `9 p7 O( k- ]$ i
then the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)  U  C2 S1 y4 j) i2 Q1 R. w$ F3 l

! a. h' }* x3 N, m7 adon't trust simulation too much !- ^3 u5 n0 s; M' @1 ]" n
If you really want to design a real world opamp.
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20#
 樓主| 發表於 2010-5-28 10:44:52 | 只看該作者
謝謝chungming大的回應
- ~$ b' M% K8 a  O/ m( A8 ]& C可以請問一下，考慮上述in/out common mode的情況下: z  F+ i8 C% M$ K) R, H1 [8 j
接成UGB為何在模擬上仍可從follow input的方波從0-VDD
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