模擬OP時close loop出現奇怪的振盪現象

Bookert0921

大家好：
# a( O; v. Z& V1 E  w2 A5 L) Z* F! _
小弟現在在模擬一個Folded cascode two stage的OP
% d' \; R+ m8 B( c1 X3 c6 H其open loop的響應一切正常，增益約為90dB，PM=70度
" f3 [$ M6 I. y5 V& \  @. B但是把它接成close loop測試其settling時出現奇妙的振盪問題
) z0 j/ Y! w& D. _( {( Q6 n9 t% A已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象
' {( A$ I# H$ ?. _1 ]$ t. J不知道是架構選取的問題，還是有哪些原因是沒考慮到的
* G6 @: f" @. g5 ~煩請專家們抽空給點意見，謝謝

2 D6 Y+ l$ P, \  o, v) `- A5 v8 u架構如圖:


: t, }1 o6 i+ n! @3 ?  z0 T其響應如下:
5 |6 i9 H5 [' U2 [3 v

Zuman

我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~

arsenal_he

Try increase compensation cap.
Re-run ac sim again while adjusting the input DC point

Bookert0921

您好
! w# j1 U+ {' t: _( R$ Q/ V0 o- E
我原先的miller cap是4pF, totally frequency response如下
0 S7 Q% Q/ f$ f8 Y. B. s
. ]' {; v* W* {( Z$ \( W$ L
當初一開始就覺得是phase margin有問題，可是怎麼check都不像
當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應


4 g% r9 r7 Q$ e4 z就只是振盪變緩了，可是整體現象仍不變
  |* w6 I2 J) x1 A& @不知道該怎麼辦~~感謝您的回答

arsenal_he

$ W0 a- Q. n9 F- K; I' E( u* k9 {
How about set smaller plot step size?
9 S! @0 W! B) l( f  K, g! \In addition, how did u connect the close loop?

suewe

請問一下，run ac & train分析時，在output端的load是相同的嗎?
. U( l. M; P0 \  T4 e奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?

Bookert0921

感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
9 |1 a+ `) t2 m您說的將X軸的time step改小我試過了，仍然得到一樣的結果
7 R, q; K3 [- u/ I( _2 T其電路的接法就如同傳統的unity gain buffer如下
2 z. y/ }8 e6 y6 Q1 v+ s在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time

8 T9 u6 R& f- A" y: c: Q很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示
此時的slew rate就"看似"為正確的
5 d0 u0 Z( b' k& x# y
6 r' D$ C4 _+ i9 r3 I+ L但對Y軸zoom in會發現還是有奇怪的振盪信號存在
' C- I0 x4 d6 Z
打弦波去做測試，發現在input為100-MHz時
" Z+ M' Z! ^3 M7 r  [8 R會有一個很明顯的反轉現象，關於這個我沒什麼sense
打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下
7 q2 B* Y6 @0 V  `( R
! F7 V3 e) ]1 B$ @3 b9 l在小弟的認知上，open loop的PM對應到的是close loop的damping factor
* z& ^4 T. Y# C4 W# X/ ^大不了就抖一抖，但在PM為正的情況下會越抖越小
  u" i4 S% i  c+ |" r6 I然而這個現象比較像是在某個點上滿足巴克豪森條件
5 U: }  |( I6 y1 h7 l& d# w能力不夠實在是無解，或許是我電路有接錯也說不定

Bookert0921

以下為我的spice code，煩請有心人士不吝指教
因為有點冗長就用貼圖的


' w9 o+ Z' |6 k3 L2 p( ^, E& |5 F

hoodlum

請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???
, q' Q5 c6 n: q) X若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些
MOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來
若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的
7 z. d" U5 t. J& H7 l$ @5 l頻率響應結果並無法對應到你的暫態響應結果

Bookert0921

我貼code好了，剛剛發現點圖好像除了我自己以外都要錢
8 R& K6 l# a1 Z. ?  X$ n真的很抱歉，我不想故意歛財
& ]  A+ r# {5 j  _6 Y0 ?8 z* e
0 f% t- u7 O6 h5 A7 B7 ]以下為第一部分

# D( u+ n+ P, ~0 ^8 ~+ I: ~.option post accurate acout=0
.global vdd gnd!
6 g  P: ?- a: Y  [# N8 A
9 ?2 P& \5 q  L' w9 R1 F+ H****** Supply ******
+ }0 n" i# e. Y! i5 l" S
7 ^7 r8 [( @- @: Y7 N: fVdd  vdd gnd! 1.2
Vss  gnd!  0  0
* s. k9 j' S! u8 i) N/ `7 x+ F, DVin1 vin+ gnd! DC='vdc' AC=1
Vin2 vin- gnd! DC='vdc'
6 x/ x# j( u9 h2 t) R4 E% r1 u*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR
" o/ b9 P/ _* ]7 U; SVin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
.param vdc=1
% G( n. Q. K8 J) I**************************************************
/ q: ~& [% w5 f( |0 ^+ p+ ~; h
( Q. h+ V$ D8 r1 v# y*bias*

.subckt BIAS vbiasp vcascp vbiasn vcascn
& {! o* p* g4 O, e! K% d
M1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1
% ]* v) d& M- i$ t9 {) y5 r5 vM2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4
M3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
M4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=1
3 M! X7 F$ ]4 H& ^) {' B- HM5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=1
M6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=1
/ X( I3 i9 g4 c) QM7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
/ a4 v: m/ E* x9 B6 I2 l" w. VM8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
M10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=1
3 l: C! {  |) AM11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
% T, W; ^4 k9 V' AM13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1
M14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1
Rb        nd        gnd!        2k

*start-up*
M15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
; i7 g! x) p; B0 N& L% `M16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
7 k- A, s+ Z; H, b4 N4 @M17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1
M18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1
( l! N# Q: {9 T( C& `# N1 p* \* u/ i
0 `6 ]7 c% M3 N  b6 h.ends

& m9 u: h/ }/ ~8 K# a3 J9 lXbias        vbiasp        vcascp        vbiasn        vcascn        BIAS

! K6 Q/ ?/ v6 ^1 ^' q# G% m) m*first stage*
& M' c6 @- a! k% d4 j6 rMq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=10
9 T! b1 D, j- A: b7 @# n9 \/ a*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10
& Q# y1 R  t5 Z- p, ~$ {* DMq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test
7 x, U# Y% ]8 e2 p* o" \Mq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
! V& ^0 [' y1 s; FMq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
# N9 |0 F) [3 D: f9 `Mq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1
Mq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1
: i: N7 V  U# d3 V7 ~Mq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1
6 E& x% y$ Q# w3 T0 w5 N. I/ lMq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1
Mq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
" K& i% R/ Z  u! b7 OMq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
4 b) O) ?3 B- V+ v9 h* y. iMq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
Mq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1

Bookert0921

以下為第二部分，感謝大家看到這邊
* k: ^  r7 s- ]% K: o  _: V; x
Mbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13
" h$ w: W4 s8 Y  t7 E2 b1 V' ^
*two stage*

Mt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6
, P2 @5 M; N+ xMt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=2
. z. A, f  f4 \1 ]( a
Cload        vout        gnd!        200f

*lead compensation*
Cc        vout        n7        4p
Mc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1
4 H  i% u& K/ |9 l*Rb        n7        out1        'Rb'
1 w% R' N) D. P% F.param Wc=0.8u

****** Analyplysis ******
.op
( H2 S# [, x7 t2 [  B- R5 P*** DC ***
5 W6 I7 E! s" {" O. z1 a9 @*.dc vminus 0.59 0.61 0.001
- L3 g8 w8 U0 [& T1 X*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6       
* s2 U% x. N4 l. N- }3 @; s*** AC out ***
: C: q; u+ t9 ~8 _8 h+ V*.ac DEC 100 1 200X
.measure ac         Unit_gain_freq         when         vdb(vout)=0
7 k+ L) Q1 E" q7 ^0 ]2 W.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0
* S, v* v( b; c( L/ C0 j. D.measure ac         gainmax         MAX         vdb(vout)
; c+ }9 c4 s* e0 U# T6 i4 F.probe ac PM=par('vp(vout)+180')
. U) Z! N- z6 G: l; s- G! O.probe vdb(vout)
. m9 S3 b- r: p! F0 X9 ].probe vp(vout)
, R0 O- ^8 d, s# A/ Y  u.temp 27
; v  c0 |* _, g' v9 j$ |) _*** Slew Rate ***
5 c6 }1 P+ L: A- h) d' e2 j.tran 1n 2u *100u
*.measure tran UPSR DERIV v(vout) AT=0.5u
  j' n( Z* }+ C*.measure tran DNSR DERIV v(vout) AT=1.5u

.end

arsenal_he

You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources

e2000

看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題
% x% n# y5 Z1 S不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大

dennishsu123

檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值

li202

VDD才1.2V,
) v" q- X4 M: v- B7 ~2 ]- w輸出端又是class A, 怎麼能夠讓你跑rail to rail??
3 @. D: J# |. ?6 t2 A  J& A+ i. A4 PVin能到0V也是大有問題,輸入端也不是rail to rail,
2 O+ r" L+ g. mVin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~
AC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍
用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了
' ?% p/ I" k; k
這是新新手常出現的問題

Bookert0921

我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題
期望可以學習到更多的東西
" Y# e2 }9 e% E0 W8 l4 R
回應阿森納大
5 q. d4 P1 t( x. V" k就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出
* y8 ?/ c; F5 x+ z只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加
以下圖為例，是一個PMOS input的two stage OP

. H, Z) W* r$ E1 u: y. L當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升
左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值
5 B) p: b7 d1 ^$ D左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大
2 p+ Q4 Q6 r3 h6 T7 P' e6 g* D最後逐漸將他充到接近VDD而完成一次buffer的操作

而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode
我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的
& z+ W) r; j# ]1 ^1 Y: i) ^
回應e2000大
channel length是為了在低壓下實現出高增益的放大器
主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算
速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計

Bookert0921

回應li202大
輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
  s/ A* t0 x6 u" f; P' \1 J3 b& {仍然有辦法把電流源hold住或者把它全部導到地
- f; b& |9 N$ _. M而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation
我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限
# \& l% ~( g' T% R  H% ~而PMOS要注意的是common mode的上限，對NMOS input而言
) P) s4 \" J0 I( f. G5 a) a+ w; f只要操過那個點之後電路都會維持在saturation region
而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation
" o& V. _- W& b- X所以應該不會造成其他電晶體跌出saturation外
' j# E. s1 `4 s/ ?而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係
; ~4 x6 X, G* Y3 D* o. B% S5 |: E; g若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現

Bookert0921

後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構
( O$ e5 I1 M! `/ n( n如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
9 D6 t9 ^' M: j: ^, A% ?當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)
; y4 L/ H9 L6 e; F# E' D
但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大
如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓
' q% N) O3 c9 t
如果覺得小弟哪邊觀念不對，希望大家不吝指正
  J3 g4 C! @( {* U電路設計就是需要被大家教訓一下，才會刻苦銘心
! j3 C9 [% q' ]0 t% N# c以上，謝謝大家

semico_ljj

回復 17# Bookert0921
/ n" |* U3 H1 n8 a) p) |* b我觉得可能不是这个原因造成的！

chungming

your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)
: S8 Q7 p4 G& m9 f1 N" Toutput command mode range is Vdsat7 to VDD-Vdsat6

if this opamp is connected as unit gain buffer,
- Y- s3 ]8 d9 B3 Z! R1 m. ithen the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)

. b) H: f$ k& a( r$ j8 J1 Odon't trust simulation too much !
If you really want to design a real world opamp.

Bookert0921

謝謝chungming大的回應
可以請問一下，考慮上述in/out common mode的情況下
接成UGB為何在模擬上仍可從follow input的方波從0-VDD