請教有關調folding_cascode 放大器的訣竅

st80069

上面是在下正在做的差動放大器，正遇到瓶頸中...冏
在下初入門，設計跟理論之間有極大的差距.....
在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
. A* o5 w/ B( h所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
等到M1到了飽和與triode的極限的時候，再調小vb3至適當值

3 i9 y: |5 [1 S& X- Z' i8 ^增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
' c) l) I% k3 w但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
在下使用的是65nm的製程，所以VDD是1.2V，
而我VCM的值則是固定在0.6V，
看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，
; [$ Y# I1 Q5 y8 @# s
所以有幾個問題跟訣竅想請教各位大大，
* q+ Q0 N, r! H6 i2 X3 n1.VCM的值真的需要固定在VDD的一半嗎??

2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?

3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....
) H8 q1 M* [& m. T
大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
: e" v) z4 z  t. B4 A" c

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
% M) N8 N9 u& _* t3 R7 ^***********folding*************
.prot
.lib 'xxxxx.lib' TT
" G+ `4 ]: z4 S$ @( i9 K.unprot
0 J, e# q( W% i4 s7 [! j& d.globle VDD
. A! L' U' a! t) ~.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
/ _/ A& V/ Q4 G  R* {3 {***********description****************
4 W. e* d) O2 K$ O5 }8 |/ L+ _7 n*****************
VDD vdd gnd! 1.2V
! B0 c) R( B% x$ l: n& S
VB1 vb1 gnd! 0.74v
VB2 vb2 gnd! 0.4v
( f3 |; w# O) F7 PVB3 vb3 gnd! 0.38v

! K0 O: b; ]* `; HVCM vcm gnd! dc 0.6v
5 s! B7 M% W( p' b& g/ k9 `VD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
! K% n/ W: f# i2 F7 j*VC vc gnd! DC 0V
$ i$ Q9 z8 ?7 _6 V4 o' HEIN+ in+ vcm vd gnd! 0.5
( K0 _* ~( b% UEIN- in- vcm vd gnd! -0.5
1 ^  Z7 V3 y( @*****************
. L) h! {7 N+ v0 T" a$ p$ t1 c
M1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
M2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
& |! Z& ^* q3 B1 u+ [" D( ZM3 n2 in- n1 n1 xxxx L=Lp W=Wp1
M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
M5 nout n4 vdd vdd xxxx L=Lp W=Wp4
M6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
$ J6 V* }( v; R9 b# L' {8 p) P' L! aM7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
  E% U& Q, H/ s) H, R4 s; O7 w2 AM8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
3 ^- f# }1 _* ]5 Z. {0 Y2 wM9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2

' r; U7 E, a8 _3 j: S) R***********analysis*************
3 s' L. J. X7 R, o. `6 K  U% e************output**************
.op
.option post
.tf v(nout) vd
& x' z3 b% K/ n7 |* u.end
: [7 P: T& u# E4 D" j' p
      v(nout)/vd                               = -115.0583
      input resistance at             vd       =  1.000e+20
      output resistance at v(nout)             =    1.0725x
增益只有115.... 要怎麼才能升到1k以上勒??

[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
8 D' Y1 s/ V0 p7 `0 g2 p差不多極限了

st80069

原來如此...原來是到極限了...
因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
( l/ W1 \  Y2 t$ }- }, \! j9 \結果反而調不出我要的值，
) e& K9 ^6 v- @( c小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手

4 H8 l7 n9 p: l3 [3 H: o  T
. ^5 R, n% ^& _4 e+ V8 Y; Y多虧有vince大大的肯定，小弟才敢放手去做

  [% \" `( J' I( @& `' T不過，現在卻又遇到個難題，
2 z* L1 Y0 m0 d* o電壓值該怎麼調，或者W/L該怎麼分配，
才能讓Mdrive的部份便成SATURATION??
調了整整一個下午，linear就是linear，說不變就是不變....
M5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
6 V% j7 q% \) E4 r6 o4 F看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
你可以調看看

vince

能不能說明一下regulator的load是什麼?
' f$ T# W: `+ q3 F) E因為看起來是IC內部的power
需要多少電流?
regulator 的load regulation spec是多少?
& ^- @2 x" y: x; ?0 ]1 e6 d+ s! Y" \第一級OP bias電流多少?
這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
謝謝hiyato大大提供的PAPER......
回vince大大，
load預計是SRAM ARRAY，是作為SRAM的供應電壓用。
剩下的...恩，也不太清楚，似乎是自己設計....
所以...就想說先以增益為目標....

[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
$ Z4 ?. P2 N  K感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
2 }5 _2 ?4 w# m7 x! z+ l當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
: T# w+ L% n( q1 r; @而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
   原因是kbgriver所說的  
' R: t0 `( e: L. j0 j  \: `/ M! z2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
. X8 P+ t4 A- M2 |6 m1 ]   做了也是白做
3. gain大有他的好處  可是over design只是增加自己的困擾
   所以你應該是要去算一下你到底需要多少gain
, o* W3 Y, F4 q. p6 L" a/ o6 Y4. 如果你是學生  而這個不是你論文的主要部分
   那我會建議你用更簡單的架構
   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
5. 你的VCM就是你的Vref 不是1/2 vdd
6 Z* |! D4 c* ]* a/ h$ D4 @6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
: L4 ^. z2 a' x7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
  |: D$ B; Q8 I" S6 a& _$ C/ |8. 今天話有點多  不好意思

squallscer

XDD
, S' o# r5 v8 ?+ E( f+ {% k不會拉，vince大大見解非常的寶貴唷！
' N; n$ g. W0 r9 [% W更謝謝finster大為我提供的建議，
看到各位大大為我解答，讓我求助無門的情況下感動非常了
恩，我現在就試試各位大大的方法，跟建議，
我試完後的結果再跟各位大大報告！
謝謝大大們的不吝指教....
(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)

4 `0 h- b2 R7 o恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
2 z4 V$ `2 i5 C) X# A7 N而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
: T! j: R* ]3 V除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~
3 m5 Z$ Y' T/ Z0 C# B# _& b
4 o& q- I0 B" `1 C. Y" `[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
/ P+ g8 t, ^5 n: ]3 v, nfinster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...
5 G7 B8 t- U7 h* [, h+ p, N
[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
) J% g. W; k0 C( Y有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
8 q! j6 ^0 v) ]4 l: a# m+ J9 u# ^**** 本內容被作者隱藏 *****

regulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
要錢以後再說。

) }8 X* ~; B  k. c0 K9 E4 J2 c[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
, P; W# ^( ?* T' j: m8 J咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
4 P' u7 G3 G! D7 }3 efinster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...

( H& g. a8 ^8 N; ?
: N6 Q, [* t/ r( e0 N" ~/ N0 _" C不了解你指的MD和MC的縮寫意思
0 ^1 v' R6 k7 a  O6 ~7 W1 S我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
5 w* p- W: I( b. U很謝謝kgbriver的寶貴意見~~~
5 X! ^$ S: B( t. R5 k' U. H看finster大大的解說，
發現OP的學問，還真是多....
: A( F3 }6 {0 J; S4 M唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~
) Y8 O. i" P; Q, H) R
從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?

, {( N# I, z- x' r: G恩.....原來如此...
3 ^' E+ D8 c7 U) s) w. h今天發現了一個問題.....小弟的功率真是省到了一個極點....
+ H0 l4 {7 ?- @) z4 O電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
* O' Y, P/ h+ \8 e也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
結果失敗....
真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
# g) H: H. r3 [很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
- d' [7 A' r; s/ d發現OP的學問，還真是多....
唉...小 ...

+ o# a9 b# h2 o( H! ^# |7 [
* K0 c( S* U; M
我想,你有點誤會我的意思了
% }! `+ n+ c# b4 N$ L# y' ]; M在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

1 X$ q) w# @' W, U
嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
哀....然後面積就變得超大超大....