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你最想瞭解IC LAYOUT哪些方面的知識?

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1#
發表於 2006-12-8 00:57:46 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
這是IC LAYOUT的知識盤點?大家都關心IC LAYOUT的哪些知識?
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2#
發表於 2006-12-19 17:45:59 | 只看該作者
有點籠統,可以在後面加上詳細說明嗎?
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3#
發表於 2006-12-29 15:35:04 | 只看該作者
:
+ q) U; j$ @2 {2 y2 |) B! w        建立扎實的技術吧!!
  Y% v6 U! J/ }4 W; i        提供兩個網站有很多資料!!
: g$ |/ D' W/ U        " l0 ~& ]' j, z" g
http://www.opencores.org/- v6 S$ j  W1 c' [) Z
http://www.veripool.com/cadlist.html, @1 T+ c8 t2 r4 V

/ Q2 J) V1 ?" Z/ V' K/ s, I  ^& L( t    找些主題大家來討論?!
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4#
發表於 2007-1-18 00:19:05 | 只看該作者
這些免費的EDA有人用過嗎1 x( Z7 j! ^( H9 r- Q
聽說真正先進製程的公司0 I! n3 i7 k6 s" \1 @, G1 Z
或是做CPU的大公司
, R: g, ^3 m  z) t; F9 z- ~都有自行開發相對映製程的EDA軟體喔
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5#
發表於 2007-3-26 10:47:03 | 只看該作者
我是屬於技術人員  所以喜歡看揖謝技術性的文章, y! L. v' T8 V; e5 b, z) m9 B
像類比IC  有許多的 layout 技巧. A0 W0 u0 z( k9 b
大部分都是  發生問題之後  才有解的
$ o+ n9 h) z' S2 |: `8 t只不過  這一部分  只不過分想者並不多
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6#
發表於 2007-7-30 18:08:57 | 只看該作者
我現在還在初學階段% m+ ~& V0 t9 b, S2 K
想了解的是比較詳細的佈局規則跟內容1 ~$ K* S! ]" E( M% @" D
例如:要以什麼來畫電阻會比較好?電阻值要如何電算?跟邊界有何關係……這類的
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7#
發表於 2007-7-31 11:40:25 | 只看該作者
想了解layout的基本電路元件 guardring transistor resistor contact...等的新的方法,現行的device gengerator有P-cell,MCell都有針對此來簡化layout在基礎電路所花的時間.
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8#
發表於 2007-8-17 11:38:17 | 只看該作者
我是個新手,想了解一些關于layout的布局擺放,以及具體需要注意的問題
; K1 I+ e2 E) x) V7 U希望能和大家一起進步
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9#
發表於 2007-9-5 12:33:52 | 只看該作者
製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應
, r' W! l1 m  {/ f電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起
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10#
發表於 2007-9-5 18:33:41 | 只看該作者
這個版 從 主題:帖數= 132:1308 的比率來看,如果真要對大家都有所幫助的話(除了好康相報之外),討論區是否到了該有所調整的時候?!/ B% @( G/ k( M8 p% w" O
; @2 q1 L: i3 L4 }7 E2 o
先前有先進建議區分成:Fully Layout + APR + Physical Verification (整個  Backend)* E  J; C$ E, J& O, }, q8 z0 x' C
也有友站區分成:% g8 |; z! b9 p& W, j! E" q
) R* F  \0 h) C, ^  v( L% \6 l
Circuit & Simulation. a) Z9 u) c) C" p
Circuit architecture / Composer / Simulation / Analysis & others related to circuit design/ a$ C3 D/ ?! R4 q1 W

- {: _: w3 P) j; r- M! g6 T! X6 oLayout & Verification
) P: z* H- J" X6 LLayout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related% Z+ v% |1 a# u4 K/ m& ~5 e# @: i

3 i2 M) }# V, ~. XLanguage & Programming- ?( O; W' R* e- V/ N/ c( a
VHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.& I% }, U' u9 s- }1 U- |
7 m' v8 h* H( u6 N0 }! ]
General Topics) Y. X/ o' e' F+ Y$ C- @
Roadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.
, o, P- x7 X% q( }/ {5 b

# _. w2 l) z6 F$ E  F& u% c長知識靠大家!大家以為如何?
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11#
發表於 2007-9-10 05:06:33 | 只看該作者
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
! y0 q9 H' W& }9 b4 b像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。
0 X9 `3 H4 M! I+ C. n小妹希望能徹底了解除錯訊息 所要表達的意思!
3 @/ t* w/ G# ]1 M; L而像drc的command file裡有說明了所有的各層材質間的設計規則 ,如間距、寬度 等等!
$ z& z' z% j+ D1 U0 |; V7 h% I# U/ ^$ `如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!
6 u$ d3 o6 ?% N# D但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!8 l/ C, i2 h0 x$ ]
小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^. S5 r5 ^' u/ p3 w. e( D' k
相信能讓初學者除錯能力升上許多  是吧^^

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chip123 + 3 勇於求知!多問多看囉!

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12#
發表於 2007-9-10 13:41:52 | 只看該作者
原帖由 君婷 於 2007-9-10 05:06 AM 發表 0 ^7 S* E5 T" |$ }# O0 n
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!. ~( w# m" ?5 ~2 A+ F/ z
像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...

5 z- d- x) W2 e. M' s
; m7 n/ v; {, N6 U6 ~( R; {# L- ?關於DRC的錯誤,說真的不應該以cmd file 的為準,應該是以fab的TLR(topological layout rule)為準
: b, x5 q, A" H' Y" I9 L因為那是正式的文件,cmd  file 正常來說應該是要可以將錯誤完全找來,但是cmd的寫法因人而異,
, R4 _1 D3 x) _- t所以有時會有誤判的時候,由cmd 去找rule這好像反過來了。' W: _9 k# T) l* |  U* M

7 |6 o* l- Q+ O6 Z( Z( O建議應該是先找文件,邊畫邊查,或是看完了再畫,這個看每個人的習慣。
0 _' ?2 E1 \$ p. C6 e! _% J/ ~0 w
( O. B% L. `" s$ n1 C4 eLVS的部份這個比較難說明,很多是經驗找出來的,所以下面的說明看不懂的話請多包含(個人表達能力不太好)
! T$ L0 ^9 N, I  W, {. ]
! o+ ?8 Q  a! t4 d# i: J' YLAYOUT , u3 c( A8 y. x, _
最TOP的cell打的text,跟相對應的metal接觸到之後算成一個port點;對應於netlist 最top cell的pin點
  M3 B1 k0 k  x0 b1 t( t1 pex:
3 N8 c$ x5 f% W0 y: s& J8 v: Z: }6 v- M: c( H
layout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock
  F5 C+ p+ P) H( J  |在netlist 的top cell看到的! s- K8 _9 y' j9 ]3 J# I
.subckt topcell A B C VDD VSS clock
6 l+ U9 x! E4 w, k
+ y5 S, S2 i6 H/ w9 E+ G5 p8 i2 o以上應該相符合; W2 G! A' q; U& \8 {2 z
7 {  T1 I( c# M7 [* R/ H
如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist5 R; U% @. X/ e; L. _" M. X% o* {5 F
===========================================
4 d0 v) L  c- k( H/ iport對了後先解short問題,vdd&vss有short這就不用玩了
* d  Y4 B4 R* f* l) I這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@3 p) }* W% W, P7 i+ s, k' p

- h4 E7 O8 y6 A' p3 g$ b再者看有沒有soft connect" e: M! U7 b, ~& s+ p
這個部份在有多組電源名稱時會發生
- Z0 s% A/ f. ?6 b4 u( a4 C$ ~, s$ aex : DVDD DVSS for 數位
: v! F+ p. H- H& N8 n( v! R      AVDD AVSS for 類比$ o  w* f* n* |# e; u- B  e
      VDD33 VSS33 for IO ring使用
/ N6 M' A" V5 [1 T9 B" u8 R7 C
3 }2 _$ [: F# X6 N7 a( K8 e0 H4 b1 D正常gnd在sub 實際上都是接在一起的,但是在這個情形下會產生在底層short的情形
0 Q% ?. ~+ q* c現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊,以利LVS的進行。
$ T# B1 x2 `3 j/ a- B' Z# ~+ @==================================================
) t$ v( C" q+ r. u! s其他一些比較平常的狀況; t$ q7 G* }4 f) \- Y
layout 上2條net對上 netlist上面的1條net
: x* B# v: S- J9 r- P& K8 o===>通常是open掉了
% i* R+ G4 A/ V, g% q' b, elayout 上一條net對上 netlist上的2條net $ E; M- C7 B  `; b5 i- k  W" U3 \- x
===>應該是short到了9 @( K9 N" Q. h% ~& p
- @6 k% o+ M* ^( Q6 g2 U
2對2 互換的線- d- N7 ^: M( d3 U
你應該是接錯了,換回來吧,不然就是一種情形gate的設定是不是有change到: }+ Z) \: O* B, u/ ]! }  q
這個是在串連時常會發生,雖然function可能是相同的,但是還是換回來比較好。) b2 a4 e" X# m* J
這個好像在cmd 有選項可以調整的
" l! r1 ?# n: \, j$ X1 K==================================================' r. V4 x, x* V; u# E
有時候看看文字的report上面會有很多訊息的,但是不知為啥很多人不喜歡去看....?_?/ O. \8 C* o7 s& a' p
是覺得煩還是看不懂?
, C# K7 Y2 ^+ e" e6 U像一個nand2 看是認出來為一組p並連,n串連...有可能是沒吃到power或是gnd,
! J" `: V8 X; `& S3 Z; Q因為基本的閘應該都會被找出來呈現的,像nand2, nor2, Inv, 這些。; a6 X1 V" q! Q( ~# I% n
==================================================
0 }1 W* Y' E+ F2 ^- L0 d& R: Y
3 q- u2 f2 T6 E) q' n* y個人在工作上是用calibre的,上面僅供大家參考....LVS的除錯有時用說的真的不容易表達
; z- z7 R. e6 o: x, w希望對大家有的助益。

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chip123 + 3 你的經驗就是知識的來源!

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13#
發表於 2007-9-10 18:49:29 | 只看該作者
很高興有使用calibre的人回答經驗!
9 `% W" q6 v9 ^小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來,然後發現drc、lvs 好像都是根據command file撰寫出來的規則,所以才想要了解command file內容來得知設計規則,就不用像剛開始一直利用除錯來辛苦得知最小rule 。
- k0 a, K( ^2 h1 N( i; m2 D/ u# D$ i- ?1 g
但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等...
' `: M. h# _: f( S; C4 Q" u5 L還有command file好像各EDA  軟體的  撰寫語法似乎不同,所以並沒作者為它出書 讓大家看的懂3 @! g% O% O" V  Q3 D
command file內容吧 ?
  v' F7 T( d7 o1 y  ^1 ]! j我只知 自強基金會 的ic佈局課程中有教,但真的都沒出書或網路有詳細教學的嗎^^4 f! T* L# X0 c" i( x8 {, x% P  k
目前暫時還沒找到呢!
; \4 M- F- m4 _3 }' L( Y2 [' _這是小妹目前的疑惑,相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^
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14#
發表於 2007-9-11 11:53:35 | 只看該作者
TLR...跟cic應該要得到吧,要不到就很其怪了,沒這個正常不能去layout的。/ c& b2 ?; ~% F2 L
這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。
( t5 H& l9 b+ G" y& k" h% X  V0 c% r0 ^/ i$ B, b' z
各種EDA的cmd 寫法是有些不同,但是很多部份是用羅輯運算的,其實看起來是不會差太多,
" q2 {6 V& x) h/ b$ _. h; R只是一些指令的不同。
) D) l1 ~6 n, z
* m+ \1 u) Y- x# J這個部份真的沒看過有書@@,因為每個製程不全然相同,而指令的部份通常有說明書.../ r0 z- N% j3 f$ X, ~3 L' L1 R
所以這個部份主要是查指令的工具書看他的寫法吧。
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15#
發表於 2007-12-19 19:14:45 | 只看該作者
小弟我比較希望知道的是未來發展的前景吧,畢竟努力去學習的東西  Z5 c) p6 L: D
在未來竟然會被拋棄,那倒不如不要學。. b$ X' T6 Q4 ]* u$ k: o8 o0 W
因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業- ?# ?4 B* ]  Z! ~+ d* F' K: X' f
找不到工作該怎麼辦,即使技術非常好,但是市場需求已經達到飽和值。
: X3 k8 \4 j! Z, d8 b那不就是拼命唸電機卻換來了失業嗎,只不過目前有關LAYOUT的未來似乎討論的並不多。
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16#
發表於 2008-2-5 20:20:09 | 只看該作者
我作為一個RD 最想了解的是* w2 U* `9 F5 e" u3 }
LAYOUT在畫不同類型的電路時
: h+ W- N& ~& p8 ~2 ?1 I- d8 i佈局的方法是否會有所不同?0 l7 q3 c0 O! S9 V$ f/ @
, d2 C5 @" f8 U" @
還有LAYOUT為什麼可以一眼看穿這個電路的連接方式
9 s+ o) E2 ~! ~' T2 x8 a. w但是我們這些很少看LAYOUT的RD 就會被一大堆顏色
8 Z' N. G# O6 C' Q* [4 Q* P給迷惑住.
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17#
發表於 2008-3-25 09:47:58 | 只看該作者
希望可以學到layout上的技術~# l8 J" s8 t" V& g
像看到一個電路,就可以快速看得出來最後大概的圖形架構!!
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18#
發表於 2008-7-17 07:51:50 | 只看該作者
我想除了可以很快看懂 LAYOUT之外
* Y$ q8 b. H, [還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術
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19#
發表於 2008-12-4 20:58:41 | 只看該作者
有人教有好项目,学的才是最快!
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20#
發表於 2008-12-30 13:29:32 | 只看該作者
哪个方面都想要了解。。。我发现我什么都不懂。
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