請問那裡有op amp的layout圖及反相器各材質間關係的介紹

君婷

因為學校教我們第一次畫反相器時，各層材質之間的關係 是由學長帶 並且學長自已本身就講的就是非常的馬馬虎虎不是很清楚。
而畫過反相器後 我們才知道1棵cmos 原來就是要這樣畫都已記憶了畫法，但如果等到工作面試要詳細介紹各層材質間的關係及各材質是
什麼? 這點 我就非常擔心了!因為已把結構就像畫圖一樣記起來 一棵n型或p型電晶體固定就是要這樣畫早變成記憶 。
6 Q4 U  s- b& q9 l' S. Y! q3 L所以請問那裡有資訊有特別介紹關係嗎?
還有另外那裡有op amp的schematic圖及layout圖
小妹我手邊的書並沒介紹到op為例子的圖 ，但想要問一下 先進們網站上那裡有提供 麻煩一下謝謝^^
(另外含有介紹op amp各層材質間的結構，這樣才好記憶這元件畫法)
/ k; d! S) M' L% _7 @3 l
[ 本帖最後由 君婷 於 2007-8-20 03:50 PM 編輯 ]

Oo海闊天空oO

我想~~
8 y, ~- H% u2 N! O( ^. ^7 t6 N7 P每個電路的LAYOUT都沒有所謂的固定畫法
全憑個人的經驗和熟悉怎樣的畫法~~
因此所謂的反向器畫法~~
也並不一定要遵照講義上的畫法
只要是面積小..寄生效應可以降到最低..
# o: i$ z$ h$ |8 P- _) x3 E就是好的畫法..
: Z, [& a1 \: F/ x  H/ j5 F+ a
& x* n6 A; o0 R) L3 G如果要參考的話...

' u) r/ M1 b) g9 o* |, z, [下面有一篇矽拓科技的LAYOUT研討會電子檔
! ]9 [$ e% Q: t9 ~可以提供給您參考..
裡面有比較常用的排法...
但是還是要說...
# e" @5 S+ c0 X! o那些排法並非固定...
! N+ d" }1 T$ V- @/ \% l8 o+ z) g但是入門時...必定是照著別人的畫法..
熟悉之後...只要了解如何避免或降低寄生效應..
相信您可以發展出自己熟悉的畫法
. H% Z3 u0 f# z' q
( T. A/ [; j% C# A! X. |% ~% g' H[ 本帖最後由 jiming 於 2007-8-23 08:52 AM 編輯 ]

smilodon

As a senior layout engineer, i would like to say something
0 D. t8 G2 C; |: ?' t
+ n) D; s* P8 |1 y( V6 iBasiclly, you can study the standard cell layout of TSMC or other foundries, which are common layout style. Indeed, in analog layout, more expirence are needed, what you need is just a practical project

君婷

了解如何避免或降低寄生效應 乃是畫各元件主要目的 ，原來如此...
所以各公司都有自已要求的畫法是吧^^
% I# |/ S- ?3 W8 s- R6 a9 ~( W- ~% I至於樓下那位的建議似乎 我自已也常對人說 好像有說與沒說完全一樣，提供一點點思考方向也沒有! 還是謝謝這位資深佈局工程師的建議   3q

m851055

你應該想問各層間的關係吧

" P8 h4 U; b& nNMOS從P-sub 開始-->Active--> N+ --> Gox --> Poly --> PMD  --> Poly Contact/Active Contact-->Metal1(一般是Al) -->Via-->Metal2

PMOS從NWell 開始--> Active-->P+ --> Gox --> Poly --> PMD  --> Poly Contact/Active Contact-->Metal1(一般是Al) -->Via-->Metal2

' W1 t7 Q( |+ m5 s" Z: X$ J
connect (Poly,Metal1,PolyContact)
: O* ~8 {2 h! c" @& N* p5 Rconnect (N+ Active,Metal1,ActiveContact)
connect (P+ Active,Metal1,ActiveContact)
& Q2 ^. d$ e: ]$ Sconnect (Metal2,Metal1,Via1)

只要熟析剖面圖上述就可知道了，不用去背。
另外你是畫layout，不會考材質啦

# z, \/ N" U0 w3 [5 o( F- x/ a以上是相關資料供您參考

world776

您好，我最近学习版图也碰到不少问题，想向工作过的人请教。
  I9 k  p6 W  X$ ~! ~0 ^延着哪个问题
7 J3 |2 m. v) P, _- }! NCB  CBD UBM RPO NTN PLMIDE FUSE DNW VTMP VTMN RHI分别是什么层。
一直没搞明白。希望能不吝赐教。

m851055

CB-->指的是PAD layer，一般作為Bonding PAD的定義範圍，且為倒數2層metal的連接孔。
) l6 ^/ x+ i9 U+ b  p/ @  b  J7 k3 o7 ]UBM-->一般只的是最上層金屬，或為Au targe。
Fuse-->ㄧ般用poly1 poly2 或metal
VTMP-->為PMOS 用的參雜
) O2 ]/ O9 c+ y) G% j. HVTMN-->為NMOS 用的參雜

m851055

想到2個
1 H  z, k2 q5 k) ?
RPO--> 我看過是指Poly電阻一般用Poly2
2 c/ N6 m$ M$ t+ |  @DNW-->指的是deep Nwell(深層的NWell)

world776

太感谢了

smilodon

看来我的回答另大家不满意啊 那我再详细说一下我的想法啦：
8 W) }& |8 ~6 B/ Z
+ y# V! `/ o2 Z9 E如果只是简单的学习layout的流程，那么可以找一个实际的工艺，至少要有工艺文件也就是technology file，在这个文件里你可以看到工艺包含的layer；还有如果要画一个可以生产的layout，那么还需要design rules manual；最后需要的就是verification tools and rules了
' A; x( h9 q& f* L5 Y
9 H2 c: s5 W0 R6 ]楼主问到的问题可以去：www.edaboard.com
- T5 z1 B0 x% N! c* C
  {3 N2 Q0 ]2 ?6 C0 {8 N那是一个不错的论坛，你可以search到很多有用的资料
3 f! z  v  F  z! O0 r. `/ n; h$ l

SANSUI0304

謝謝你的資料,但是我的閱讀權限太小不過還是謝謝您了

m851055

jianping  ?????

" n; j1 k( S; B4 x' {評分很奇怪，看不出哪裡是Good answer!

yueluofenghen

好多自己不知道或者不熟悉的东西，                                 
谢谢大家了

stu0804

Layout的學問真是深不可測,沒有進入這領域,不知其中奧妙

a090426657

電路都可以利用到最少空間不是那麼簡單耶

yhchang

我也無法了解 11樓的回覆  Why 可以得到
這麼多的感謝  與這麼多的RDB ???
) K* L0 p  J# n7 G6 C8 e0 ~
( {1 b  ]. m5 m4 u3 p; L依我來看  3樓的回覆算是很好的建議
TSMC的 Cell Library其實也是經過 精簡再精簡的畫法
入門者去參考  自然可以從不會說話的 Cell Library上
$ [! K/ i7 w) v9 }4 T" i; I" y學習到一些有用的技巧
" f9 X5 v4 c# W/ |0 }$ n
[ 本帖最後由 yhchang 於 2008-2-2 02:45 PM 編輯 ]

summer_hello

要在什么用户组才可以与大家共享知识呢
* Q5 t' K+ C9 {希望班组能告诉并支持我，十分感谢

maleant

我想對一個layout新手來說
能有更多的前人心血結晶來參考
應該能更快進入狀況內吧

感謝樓上幾位大大的不吝分享!

arichpanda

感謝分享好資料，可惜我沒有錢可以買= =
錢花得太快了，又賺的太慢.....

雷迪斯

好多不知道不熟悉的東西
謝謝大家的告知
$ C8 h7 Y3 g; i( A  J- W- E又學到了很多