IC layout interview 常被問到的問題

egg

小弟不才....列舉幾個在面試時
主管常會問到的幾個專業相關知識
0 F% _5 `/ L+ D( \9 A供想從事IC layout工作的朋友參考
! r8 R* w7 n+ l; i( T
) K0 o; M/ ?: E4 `/ o1. inverter layout圖 & 截(剖)面圖
8 \8 B& z& g$ C  @' }3 p" Y    尤其是後者...幾乎很多家公司都會要人把整個剖面圖給劃出來
    還遇過更誇張的...連body contact也要標示出來 = =
2. 何謂ESD...如何改善ESD
! l, x' a. M( k3 M# X$ T7 }3. 何謂latch-up....怎預防latch-up現象

最後....雖然這不常見
, s1 A  }* L/ v還是提醒一下大家
與主管面試時...不管怎樣
0 j3 N( j' Q  p2 A都要裝的非常積極主動(先混進去那家公司再說 ^^")
& o+ q7 R8 D7 n' r8 f: d, s不然就算你專業那方面過了
9 [6 m% @  r3 E' @主管也會覺得你工作的態度可能會不好
: b4 C* `% ~5 `+ \3 E! K) o而不予錄用
. H, B! Z1 W, w2 u$ M
; H$ |" Y5 `4 T- R' E& w! `. u希望這些能幫到大家 ^^

egg

其實以新人來說
回答這類問題並不用太傷腦筋
7 i" L4 k# A. \主管是要看你了解這東西的程度
! b( |5 f4 r* ]6 B提供個答案供大家參考
; @5 x3 _6 g: L, W2 Q* ?. FESD 是靜電放電沒錯
不過可以提一下它有哪幾種發生的機制
ESD 共有三種機制需要測試
分別為HBM(Human Body Mode)..MM(Machine Mode)...CDM(Charged Device Mode)
5 |6 ^# d( Y/ A  ~0 X) O4 t預防對策則為...
power & ground pin 使用 power clamping
8 ?+ i3 n6 R* Z' p$ m2 qI/O pin 做 ESD protect device
' V. H8 K! ~5 ]+ b# Linternorl circuit 有接到pad path 的mos....drain端做ESD rule放大
! d' C/ U% j6 A  ]( v
9 G8 X' U6 U5 ?Latch-up 可以用簡單的話來解釋
+ r% D0 P8 V' w2 |power & ground path 寄生BJT形成SCR電路
經由電源擾動....產生大電流的拴鎖現象
& B# z3 r$ h( e2 a' I5 l" _造成pwer與ground的虛短路(可以畫一下寄生BJTs形成SCR的電路模型)
9 S( ^; u, k  s' ]4 uESD討論版有篇關於latch-up的文章
可以view一下剖面圖跟等效電路圖
$ k9 D/ v0 X' U' m% p由剖面圖跟等效電路圖就能推敲出
% ~& Y+ g' F$ G0 f5 X& a8 nlatch-up該怎預防
) @1 f  ^0 b9 `; h2 H; j1.盡可能補上well-contact以及subtract-contact
( T4 }) x  n7 k( I9 b4 w( N* ?" D  其用意是為了降低Rw跟Rs的阻抗.
2.靠近PAD區域的circuit,pmos與nmos之間的距離拉開
! R- h; f3 ~" U5 J" Q. ~1 x   並且保持gurdring的完整.
   (p,nmos拉開由剖面圖可看出Q1base跟Q2 collector之間的阻抗會增加 )

/ k, z' {9 a/ v1 c3 s若有解釋錯誤或是哪不夠詳細的
  g/ C, T0 G; R( Z5 a, O歡迎大家一起討論 ^^
; m" q- k3 \. |. F. L2 L+ D& _0 o
! F4 O2 }: r3 [( P+ M/ b3 P& ePS: latch-up比較常發生在pad週遭....內部電路比較少發生
( t) h5 s) K6 ?5 ?/ l4 }% G$ c       個人是認為...ESD發生時也有可能引起latch-up
       不知大夥的見解為何?!

君婷

哈 這個面試的問題很多人也很想知道怎回答耶><
* G+ s7 o, p( @& }# s' W; u雖然知道ESD解釋為靜電放電  ，人體一旦觸摸到晶片因產生的靜電對晶片來說會產生大的放電於是造成晶片損壞  ，但不知怎專業點的與主管回答?可能要照著書本背其解釋吧?
' L$ a3 m% J! _8 k1 P5 K還有Latch-up 指vdd與vss造成短路的現象 而書上是畫其寄生電路圖 而靠近vdd的那棵BJT的基極端 R越大將造成 射極端放大的電流越大，而射極端又接到下一級靠近VSS的BJT的基極端R使得靠近VSS的BJT集極端也造成很大的電流放大，於是當2棵BJT非常大時 ，VDD與VSS之間幾乎形同短路 就是LATCH UP現象。
以上是小妹從幾個月前看過謝永瑞書解釋後 現在臨時邊想邊解釋的回答  ，回答的結結巴巴，請問有較專業的回答 能提供想從事這行的人參考嗎><

skeepy

問inv ;nor; nand的symbol跟layout怎麼劃就打死一堆人了，
5 U7 T: K7 z9 F0 L+ c4 h+ R面試時請不要說畢業太久了忘記了,

yueluofenghen

楼上说的好。
的确是这样，不过幸好当年只问了我inv的layout画法，没有问我想不起来的nor和nand，吼吼吼

yhchang

我覺得 ESD / Latch-up 還有 MOS Cross Section
這些都是很常考的問題

. e, u' @" ]" e) ]& m不過上次我朋友去面試  他對主管說 他會畫
Bandgap/LDO/還有 Charge pump這些類比電路的Layout

- g. M5 w9 g+ A結果被那個主管 批評  那只不過是 DC to DC converter而已
不是類比電路, 我疑惑了  POWER IC 難道不算是類比電路嗎?
+ K' a0 P$ s2 N2 [7 Z6 u1 }' p
難道 LCD Driver 或是 RF IC/ PLL /DLL  ADC DAC 的 Layout
畫法考量  與 Power IC的畫法有很大的落差嗎?

yhchang

後續我朋友還有一些面試的經驗
. e% J1 K# H" _# x" }' P! c# e面試者除了會問它  MOS剖面圖  LATCH-UP  ESD之外
% B3 l/ J5 y4 k- [. N: P' ^- c
還有問 電晶體工作的三個區域
9 O, X0 i6 I* {; x畫出 Id v.s Vgs  ,  Id v.s Vds的曲線
並且解釋 整條電流曲線的部份  各落在哪些區域
0 e6 s; \! t+ Q# M  }4 j: u也有問MOS 的 Source跟Drain 是由什麼來決定的?
1 ]5 Y; ^3 @+ E8 }所以面試者除了基礎的電晶體特性曲線要懂之外
也需要了解一些半導體製程的知識

wiwi111

原帖由 yhchang 於 2008-2-5 08:05 PM 發表
後續我朋友還有一些面試的經驗
6 D4 _/ l: m" [2 z5 [面試者除了會問它  MOS剖面圖  LATCH-UP  ESD之外
9 h% v3 F3 y* N+ p; z; v
還有問 電晶體工作的三個區域
畫出 Id v.s Vgs  ,  Id v.s Vds的曲線
* c* z0 B& x5 J  S3 Q; ~, G並且解釋 整條電流曲線的部份  各落在哪些區域
3 o. v/ H$ a1 t5 M' e也有問MO ...

& N0 x! g+ v3 b* J  a
遇到會問"畫出 Id v.s Vgs  ,  Id v.s Vds的曲線"
的主管,你心理就要有底了,他不會用你的,如果你有這種心態後你反問他
$ I) s- A: N: l怎麼畫,叫他教教你,我想他也不見得畫得出來,他如果真的是layout主管
,這些曲線干layout 什麼關係,什麼時候會用到呢??

tommy01

latchup是因為靠近Rnwell電阻大,所以VB1<VE1=VDD所以第一及的BJT導通,所以產生射極電流,然後產生集極電流,集極電流流到Rsub(大電阻),所以端電壓升高也就是第二級的base端,所以第二級的bjt導通,所以產生第二級的Ic電流,所以IB1的電流變大,導致IE1也變大,如此一直循環導致電流越來越大,把晶片燒毀 不知道這樣說對不對,但書上說是VDD跟GND短路是捨麼意思?不是只是因為電流太大的緣故嗎?
& E/ |$ H6 W3 s  {0 G/ X- b7 [請知道的大大回答我 謝謝

yeongchau

VDD跟GND短路? Owing to pnp and npn conduct in the same time, the Vdd is similar to direct connect to gnd.

yhchang

我的想法是  雖然 I-V Curve與 LAYOUT不太關聯
- Y( {# J2 V9 w但是依舊是 電路 common sense的問題....
畫不出來  可能代表 連 電子學 元件的部份的理解能力都不夠..
% _# ]: c+ n$ C我會覺得 LAYOUT 工程師 還是得懂一些電路基本原理
5 j2 y1 C# Q: ~) M5 O: W不然有時候 RD不夠強的時候   電路一開始就設計出很明顯的錯誤
. {$ W9 ?4 {. V& |9 w  p/ l7 _: F6 E你也沒辦法看出來.

Nancy_Yeh

其實那些問題是RD的事跟LAYOUT無關
當你進公司這些根本不關你的事

Nancy_Yeh

會問ID&VGS那些問題是RD的事跟LAYOUT無關
9 H6 v, ?) g! H! w: I當你進公司這些根本不關你的事

樹屋小惡魔

感謝大大的經驗提醒
往後有機會投履歷時
6 q2 |8 E  D: @! r% w1 H- k+ T* q" y: `5 [可以參考面試時該演練的話題
謝謝

ychchip

VLSI 概論相關書籍都看, 多想, 基本logic gate layout 需練習.....
5 B7 L8 E* T9 r" A/ }7 Z3 p有機會 參加個競賽 (if you are a student)

st5339s

其實 IC layout 是個不大的圈子，interview  當然是對基本技能的要求。但工作的態度與人際關係的培養仍是，您工作壽命的基礎。雖說從事IC layout  有80% 的怪胎，但有20%很好相處。你是否應該卡位到那20%呢，就算你很強，但風評不佳。連 interview 都不會有人想找你去喔。共勉之!!

fuzzyer

基本的layout 觀念  都須了解
才是基本的工作態度!!

juro0827

謝謝前輩們的指導
% ]: t, j, m2 Q0 }很受用！！！

kerberos

謝謝大大分享 讓我學習到許多經驗與技巧

david_chen

這些好像真的都是面試常問的問題
來這聽聽大家的說法以及經驗
希望對往後工作也有幫助喔