類比電路特性

uurtu666

請問各位前輩,我是剛進入ic layout不久的菜鳥,畫類比電路時有些電路型態不是很熟,例如差動對的對偁性等等,有沒有哪些書籍講到這些相關知識?
一個via的阻值約多少?power line的寬度要如何取決?
還有另一個問題,就是p type的電阻需要圍n gardring麻?

vjc5

有一本畫layout的經典書
The art of layout 記得是這樣錯了請指教
; V0 ~9 A* l3 j; ]# x* U至於類比layout不僅僅只是layout的責任
designer必須說清楚power line寬度. 這關係到電流的密度

daidai

via的阻值, please see foundry's SPICE document or PCM spec. document.
power line的寬度depends on current density, IR drop, noise immunity, etc...
p type的電阻, diffusion type has better to have N-guardring, poly type has not.

ynru12

VIA是能打滿就打滿(在這裡地方工作，他們經理告知我們的）
像line的寬度，你要問RD，這些是由他們來考慮的!!!
所以像line的寬度，通常拿到電路時，都要先問RD，而不是畫好後在問

uurtu666

嗯嗯,像line的寬度我是有問過別人,他說1um的線可負載0.8ua的電流

yhchang

contact 能打多少就打多少
在 M1以上 考量到的是電流密度的問題(比如 有一個 5mA的電流要由 Metal1 流向 Metal2 結果你在 M1/M2之間只有打少數幾個
% D$ r- n# l4 V  M8 Qcontact,有可能會造成太大的電流會一直灌那幾個contact,  造成electron migration, 也就是 contact會整個燒斷. )
6 Z) a6 a. J! \! R( N
因此 一個contact有一個可承受的 電流量, 不同的製程廠都會有不同的規格
如果是 M0(Poly) contact ,  除了 電流密度的考量  還可以降低 well與substrate的電阻
防止 Latch-up效應發生 . 因此 contact打多 只有好處沒有壞處, 只是Layout Engineer通常都會偷懶
我想可能是因為 他們不了解 contact打的量的多寡 對整個IC的影響是什麼?
, V8 H; i0 u: z) _% D/ v3 i
6 m& x/ G% `% @; |+ A' D; m至於 M1/M2  power line的寬度   M1/M2 每um寬可以忍受的電流  同樣每個FAB廠的規定也不一樣
# k* D' L0 ^1 b3 z大概是  每um寬 可以忍受  0.5mA到1mA不等的數字  
9 _0 r$ u1 S6 r% S& z  j8 O& e每條線上 通常會流多少mA的電流也只有做這個電路的人才會知道, 所以自然是要由 RD來給定
7 D) J& i1 n8 M$ tLayout 工程師負責畫,  寬度給太窄同樣會有 Electron migration的問題.
; v! s+ {& G' G- V. J, `
[ 本帖最後由 yhchang 於 2008-1-17 12:27 AM 編輯 ]

111qqq

agree with  #1 & #6
' b2 f: O( U7 z- L. L
, ?* k" e- j( ~There're many people have wrong concept.
why don't  you see the designrule???
4 M+ m* y* M. M' d% [2 qthey describe in detail.
no need to ask RD

qpau

Layout的時候design rule文件是很重要的,
很多需要參考並且遵守的資訊都在裡面喔!

yoyo20701

喔~~原來是這樣唷~~多謝謝大大的經驗分享~~謝謝唷~~感謝

kyyyyyykimo

我看到上面大大的回答真的很好耶！
不過因為Latch up會因為Contact的多寡讓它不會發生的情形
但是Latch up在跟ESD的情況下，如何去取得好的Contact確實是很重要的方針
2 T, e( ?6 r6 ?2 x; v我看過其他資料，Contact的多寡會造成ESD很容易觸發，一樣會是會造成IC Failure
因為Latch up越好，同樣的ESD的效能就會影響到。
0 m) S# J$ m8 ]! Y) a  J. u
* ]! ^5 [7 |" a: t3 z, T9 o這是上課的資料，如果有錯誤麻煩各位多多指教！
謝謝。

kkk000777

*latch-up 現像，是形成 pnpn or npnp 造成的吧
所謂的contact 應該是substrate contact
那是降低body 的電阻，使得電晶體不容易開啟
其實只要合乎rule，基本上已經足夠了，除非是大電流的driver
* i7 G: y/ ^1 v; A) ? 那就需要拉開距離，加上gard ring 才保險一點

% c  _$ y* F6 g2 p*p type 電阻......
p+ or p- ???
* W- v+ }+ M) q* i! d+ k 應該不是p+吧，呵~~~~~
9 s7 J) u+ p; K! B, i 假設是用p-(應該是well吧)，注意一點，電阻性的元件會有壓降的
well to well 的rule (不同電位的)應該較遠吧
那是為了防止形成寄生的電晶體(pnp)
如果圍上gard ring (n+)，等效於將寄生效應消除(base connect vdd)
- m: V% E8 [& g5 ~6 P ps.我也會圍gard ring ，但絕不是上面的理由，是為了防止noise 干擾
/ j: ]! k4 Z6 f& X3 o
*esd .....
Latch up越好，同樣的ESD的效能就會影響到????
( J& K. U+ }1 `2 y% r 不太了解這句話的意思
這邊指的ESD是針對 i/o pad 嗎??

uurtu666

大電流的driver,當我們在layout時,以一個array 4*4的方式去做,那為什麼不可以直接把每個mos的poly 以poly連接起來呢?
; `1 j' e! m( q- b我看的是把16個mos各自打上poly contact然後再以matel連接起來,請問這是為了什麼?

yhchang

在此說說我的看法
- j2 T, ?4 c$ G4 E0 S  N9 U# j. E/ P用Array 4*4 是為了 Layout上 對稱性的考量  避免光罩曝光時即使有偏移,不管是往上下或是左右Shift
16個MOS的元件特性偏移基本上會一致.  (降低Device mismatch)
  ]1 K/ y2 b, ^/ h: P不用Poly去接  是因為 Poly 電阻都非常的大,  比Metal電阻大很多  你雖然Layout 16個MOS finger,  實質上那只代表一顆MOS  
! j, v. S, X1 R0 x* Y; y# o電路設計者並不想要 電阻參雜在其中  只想要一個Pure的MOS
* g4 F3 f7 q3 [) w如果 MOS之間都還有串聯Poly電阻的話    這樣就不是原作者想要的一顆大Driver的MOS了.
" f: u% M& p: b0 t: v& K
此外把一個大Size的MOS Layout成 很多個MOS 還可以降低Process Variation
比如  你要Lay    W/L    320/10    就可以拆成  
16個     20/10       每顆MOS在製程上    有些 Width或Length做出來會  +1~5%   有些會  -1~5%   
( r6 h" |/ A2 A) `! t(在此製程的變異程度是假設值,每家FAB的MOS,R,C variation程度應該都不太一樣)
3 h* n  I4 z: A0 W; m16個MOS  每顆MOS  有些 W/L 變大   有些W/L 變小  加加減減的結果    製作出來的Hardware
會比單純只 Layout 一個超大MOS  會來得更接近   W/L  320/10

[ 本帖最後由 yhchang 於 2008-1-25 02:26 AM 編輯 ]

小緯仔

contact能多打就多打
這樣子電流的效益會比較好

hsn99

可以請問一下PCM的全名是什麼嗎?...
: a) F5 W! i; s# J; z  c, x感謝~~~~~~~~~~~~~~~~~~~

sze888

PCM: Process Control Monitor, 它對應了SPICE parameters 的typical value and corner value..

black88leon

加gardring是來保護電阻的阻值，項限在你在畫電阻透過電阻係數表來計算電阻阻值，能的話 它的w (寬度)能w=2是最佳的，因為他在製程的時候，會侵蝕掉它的阻值，搞不好你拿到是2k電阻 透過製程會變成1.8k或1.9k的電阻，就是因為他在製程的時候被蝕刻掉，所以能的話 加gardring 或 Gummy是比較好和用matching做法也比較好