VHDL 初學者問題

matmat

想COMPILE一個簡單的latch circuit
! F, y3 t& b2 X9 S6 V
: B( ]5 F3 s6 K3 P6 d) ~先execute了每一個file
(如附件中, 3個file
latch.vhd
tb_latch.vhd
cfg_latch.vhd)
都沒有問題,
) R7 k2 h' J5 ?可惜到compile那part就出現問題(如下)
有沒有高手可以幫我解釋?   
1 }* d2 e5 f) t6 a5 O
  ^) M' |9 p5 Z Cannot find specified design unit (TB_LATCH) to elaborate.
& B' ]+ N- ]& L) S. f1 P5 d        Please ensure you have specified the correct design
6 c: n6 E$ `8 P. a1 `1 g/ A        unit name and that it has been analyzed into the correct
        VHDL library.

spring69393

tb_latch.vhd 應該是這個有問題吧，你先移除掉試試。tb檔通常是模疑用的，先試試行不行吧。

shintom

裡面主要的檔案是latch不過建議名稱改成D_latch，因為code內部宣告的名稱也是D_latch最好是設一樣的，tb_latch是test bench用來跑模擬的，cfg_latch看起來沒啥用處，希望這些建議對VHDL有初步的了解。

roger7313

tb通常是指testbench
如果你的設計只需要電路的話
4 t9 l* S' g: J通常在編譯時不需要將此檔案加進去
( _; b: W$ ~& L2 ~# t只需要原本的entity就行了