2009新興技術展望: 半導體發展新紀元--3D IC

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2008年對於半導體產業最熱門的議題非3D IC(TSV)莫屬，年中在工研院籌組3D IC聯盟-台灣Ad-STAC成立後更把3D IC熱潮推向最高峰。
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隨著可攜式產品的多樣化功能不斷演進再加上低功耗與輕薄短小的多重需求，可提供微型化與高效率的SoC技術，漸漸在上市時效與異質整合等構面上面臨挑戰。為能面對在不同製程技術與異質元件整合上的挑戰因素，半導體廠商嘗試從產業鏈中不同環節切入，以滿足產品需求。近年來由IBM，Samsung及Intel等半導體廠商所提出整合3D封裝及矽穿孔電極技術(TSV)的三維堆疊式晶片(3D IC)技術，成為全球半導體業所關注的焦點。
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  B* y+ t: ?, Y, d, f研究組織Yole Development將全球3D IC發展的藍圖做了簡單的分類，包括3D-WLP，POP，SiP等將於2009年開始逐漸蓬勃發展，預計於2014年共同朝”終極3D IC”匯整(如整合MEMS，邏輯，類比，RF，DRAM，MPU等)。

5 O  g6 a" y$ ^) e! k, G$ c3D IC的技術分類可分三大類:分別是1.封裝堆疊2.裸晶堆疊3.3D IC with TSV。
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3 B8 r, B9 d4 E封裝堆疊(Package stacking)又可分PIP(Package in Package)與 POP(Package on Package)兩種構裝方式。PIP因使用兩個獨立構裝體以表面黏著方式堆疊，好處在於可提高產品良率。POP則是將構裝體包在裡面，使構裝後晶片體積較大，且線路較長。主要POP技術廠商Tessera在2007年推出下一代互連平台先進的MicroPILR技術在外形尺寸、間距、性能和可靠性方面均比現有互連技術有更顯著的改善。

! j3 A' `" I9 H, Z裸晶堆疊(die stacking)是將晶片以立體打線電性連接方式做訊號連結的構裝技術，優點是技術成熟，成本低，缺點是高頻應用會有限制。至於TSV技術是在晶圓上以蝕刻或雷射的方式鑽孔，再將導電材料填入孔中形成導電的通道(即內部接合線路)，最後將晶圓或晶粒薄化再加以堆疊，打線，作為晶片間傳輸電訊號用之堆疊技術。

. e8 B8 ?1 Q' u; b8 l圖2為Intel 3D IC剖面圖.目前採打線接合技術製造的3D IC產品已經普及，其中又以記憶體應用為大宗，至於TSV的3D IC由於涵蓋CMOS Sensor、MEMS、RF SiP、堆疊記憶體、嵌入記憶體、3D邏輯IC和LED等，此為台灣3D IC聯盟致力的要點。工研院經資中心分析由2008年起，3D IC在Flash市場將開始量產出貨，約有4.7億顆市場規模，預估到2010年將達8億顆，年複合成長率高達30%。

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Ad-STAC聯盟會長詹益仁。工研院╱提供
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; \2 P+ d: m; w6 W& R6 N3DIC技術是可攜式產品高功能整合與無線化需求最具潛力的方案，也是我國半導體與資訊科技未來創造下一波競爭優勢的機會。為推動3DIC技術應用並建立台灣上中下游相關產業合作關係，工研院於97年7月23日發起成立「先進堆疊系統與應用研發聯盟（Advanced Stacked-System andApplication Consortium）簡稱Ad-STAC」。希冀在政府的支持下，結合產學研資源，促進各界合作，全力研發3DIC堆疊系統與應用技術、開發相關設備，以掌握市場先機。

" ~8 _* r2 P: K0 g工研院表示，目前已加入聯盟有日月光、漢民科技、阿托科技、矽品科技、美商亞普、台灣杜邦、力鼎科技、益華電腦、日本住友精密工業會社等著名半導體廠商。會員涵蓋材料、設備、EDA工具、IC設計、IC製造、IC封裝測試等產業共同加入。
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8 a1 F& x" t0 s# i) \2 g" V該聯盟宗旨主要為結合產、官、學、研等公司及相關機構，目的為促進3DIC技術合作及資源整合，並提升國內整體3DIC技術水準。該聯盟任務為：一、共同開發3DIC技術，產品及應用市場。二、參與國外相關組織，以掌握世界發展趨勢。三、結合政府科技發展資源，以創造台灣產業的競爭優勢。四、促進產業資源分享，包括技術、專利及驗證測試。

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3DIC是未來半導體發展之主流趨勢，更是台灣半導體產業發展之重要里程碑，牽動著後摩爾定律的全產業生態系統。日月光在3DIC技術開發可分成三部份，分別是封裝堆疊、內埋元件基板暨整合元件技術、TSV暨TSV晶片-晶圓堆疊與封裝。

0 e/ A$ A7 n' B) I( z8 U# @& @( o日月光集團研發中心總經理暨研發長唐和明博士表示，未來半導體市場產品需求將依循兩個主流--追求速度、效能的摩爾定律及尋求優質生活品質的More-Than-Moore。整合矽基板技術、記憶體、邏輯晶片、微機電晶片、感應器、射頻無線通訊晶片彼此間透過最佳化設計以晶片堆疊暨系統覆晶封裝型式達到異質晶片整合應用目的，可用在增進優質生活品質應用，諸如人體生醫監控系統。
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唐和明指出，3DIC除了需投入龐大研發資源外，現實研發尚有許多技術問題需要克服，諸如可量產設備、材料、3D設計工具、測試方法暨工檢測儀器等。希望透過政府資源的輔助，整合相關產業鍊及學、研單位，共同開創台灣在後摩爾時代之全球半導體競爭力與領先地位。

+ D3 r- G7 b) [唐和明表示，Package堆疊就是大家熟悉的Packge-on-Package利用測試好的Package在厚度方向透過錫球銲接形成3D SiP封裝架構，例如DRAM或SRAM和AplicationProcessor的堆疊應用。
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4 T4 F; `, y5 Z- R. ]內埋元件基板結合基板製程和封裝製程，在基板內放置主動或被動元件，達到薄型化目的；整合元件技術則是充分利用等效電路元件設計，和材料電性透過晶圓製程提供微型化R、L、C功能或射頻元件匹配電路，主要功能在搭配射頻通訊晶片及無線通訊模組諸如BT、Wi-Fi等應用。

0 w" c4 H3 }8 N4 l( k3 j5 |日月光在TSV暨TSV晶片-晶圓堆疊與封裝開發主要著眼於三大類應用，矽基板應用、記憶體與邏輯堆疊應用、異質晶片整合應用。

晶片堆疊技術有晶圓-晶圓堆疊、晶片-晶圓堆疊、晶片-晶片堆疊三種。透過薄化TSV晶片堆疊將可充分利用厚度方向優勢，實現高傳輸速度、晶片級微型化封裝，滿足可攜式電子產品輕、薄趨勢。

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實體設計驗證是後端設計流程中最重要的一件工作，其不僅要根據製程規則判斷設計是否有超過製程的限制，也要驗證與前端設計的一致性。若以現有的2D佈局與驗證工具加以改良，使得現有的電子設計自動化（EDA）工具可以立即延伸至3DIC設計的領域，將可大大減少公司資源的付出。

- X7 f- n) ^( x5 E, A奇景光電佈局部課長吳展良表示，目前市面上沒有適合3DIC設計的EDA環境，因此必需注意以下的問題，一、延伸傳統的2D Layout Editor於3DIC Layout。二、延伸現有的2D佈局與驗證流程於3DIC之佈局與驗證。三、定義Die Stacking所需要的對位標記。四、了解TSV的功能與其他限制。
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吳展良強調，基本上3DIC都是用TSV技術來完成3D堆疊，若是從系統角度來看，目前很多系統單晶片（SoC）的產品或是SiP產品也都是以系統觀念出發進行設計。站在IC佈局工程師的立場，甚至覺的SiP某些製程的動作也與TSV很類似，與3DIC的多階層佈局有很大的相似之處。

4 K2 [7 @2 _# p. E1 k+ b% P+ Q- m設計公司深切的希望，未來所發展出來的異質佈局設計環境，可以使用於類似於IC與系統層級間的佈局驗證工作，如此一來，目前的3DIC設計可以進一步同時與系統上的印刷電路板作佈局的設計或驗證工作，大大加快設計的腳步及效率。

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經濟部工業局為提升半導體產業技術能量與建構產業競爭優勢，規劃經由推動3DIC聯盟（3DIC SIG）方式，結合國內系統產品廠商與半導體相關的設計、製程、封裝測試及材料設備廠商與學研機構，建立溝通協調平台，以推動3DIC技術平台與搶先制定標準。

- r' [* X. L: [2 H8 Q1 M4 [, I在可攜式電子產品的成長趨勢帶動下，將更多的功能整合在更小的體積，並達到節能、高效、成本低的IC產品是消費者所期待的。因此，逐漸有業者開始利用第三維來創造3DIC，也就是透過高度的堆疊來整合不同的IC，去替代傳統上2D的IC。為了順應此潮流，半導體產業界紛紛積極佈局3DIC技術研發，並針對3D整合設計可能碰到的重大挑戰，如設計流程、測試、電源管理、熱分析等EDA或設計相關議題，投入相當的研究人力與經費。
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政府基於提升我國半導體產業能量的構想，經由半導體產業發展推動計畫推動3DIC的技術產業化，期能結合產官學界研究能量，共同投入3DIC先進技術的研發，不僅分擔業者風險，也藉由國家資源的挹注提升廠商的核心技術能力，協助搶先掌握關鍵IP、提早專利佈局，並制定領先於其他競爭國的國際標準，進而把握生產優勢，穩固我國半導體產業在全球的領先地位。

6 x  }4 s5 V4 i& ^9 r6 H今年3月20日舉辦的「半導體產業發展推動計畫-3DIC鼎談會第一次會議」，邀請半導體廠商共同討論3DIC發展的可行面向，並對政府未來推動3DIC更符合業界的需求，凝聚共識及結論。會後，半導體產業推動辦公室（SIPO）並成立3DICDesign Aids及3DIC Test兩個SIG平台。
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3DIC Design Aids /Test SIG是由工研院系統晶片科技中心擔任初始召集，參與的廠商包含聯發科技、奇景光電、鈺創科技、創意電子、晶豪科技、旺宏電子、南亞科技、惠瑞捷、廣達電腦、豪勉科技、京元電子等IC產業的領導廠商，並有台灣大學、交通大學、高雄大學逢甲大學等學界菁英共襄盛舉。

該SIG的宗旨是希望透過此平台，透過會員之間公開的意見與成果分享，找出降低進入3D C設計門檻的途徑，並提出適合3DIC設計與輔助工具平台的標準化。Test SIG則是發展促使3DIC整合測試與偵錯特性的方法，特別專注於透過自動化、測試設計（DfT）技術與設計規則達成有效率的測試，推動適合3DIC的測試架構與協定，以帶領產業界發展實際應用所需的技術。

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1 a+ A9 \  w" b5 S, H* I98年台灣半導體產業躍升策略規劃會議，台大研究發展處副研發長陳良基（左起）、技術處處長吳明機、工業局局長杜紫軍、聯發科董事長蔡明介、清大科技管理學院院長史欽泰、Ad-STAC聯盟榮譽會長胡定華、台積電副總執行長曾繁城、鈺創科技董事長盧超群、工研院晶片中心主任吳誠文、旺能光電董事長梁榮昌。工研院╱提供

未來半導體產業的成長驅動力以可攜式產品、個人電腦、汽車等應用為主要方向，但產品定位因應經濟遲緩後已開始轉變，快速推出平價及低價的產品、高價格性能比的新產品體驗，對吸引顧客越來越重要，半導體產業必須藉由技術的高度整合及新技術的投入，才能提供滿足此新產品定位潮流的解決方案。
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# M6 |5 c9 q; W+ u: j* L' n: {. }延伸半導體產業莫爾定律以及開創莫爾定律新象限（Morethan Moore），已成為半導體產業技術藍圖的未來發展共識，但先進製程開發成本昂貴，全球半導體產業唯有IBM、Inte 與晶圓代工龍頭台積電擁有雄厚資金及領先技術，可積極開發先進互補式金屬氧化層半導體（CMOS）製程32/28奈米到22/16奈米的研發。
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由於生產設備的成本提高，一個世代製程（如32奈米）平均開發成本高達15到25億美元。因此，未來半導體產業將由經濟環境所推動，而不僅僅是依循莫爾定律的技術藍圖，因為半導體業者在進入下一代製程之前會盡量回收既有的技術投資，製程升級的時間恐將拉長。

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另一方面，開創莫爾定律新象限的努力快速發展，其中此近年來由IBM、Samsung、Intel 等國際知名半導體廠商所揭露採用矽導通孔互連技術（TSV）的三維積體電路晶片（3DIC），由於可同時滿足電子產品在小型化、高效能與低成本的多項需求，而為半導體業界所爭相關注的新寵兒。

自2007起東芝半導體導入互連技術進行量產，具備矽導通孔之晶片暨構思3DIC已經成為感測器暨先進製程半導體IC微型化結決方案的顯學。全球半導體產業鍊橫跨IC設計公司如高通、博通；晶圓代工如台積電；封裝測試如ASE、Amkor ；技術提供商如Tessera、Tezzaron；整合型大廠如Intel、IBM、TI；研發機構如工研院、IMEC；記憶體大廠如Toshiba、Samsung等都積極投入資源，希望能快速驗證及搶佔三維積體電路晶片技術與產品應用先機。

* K  Y/ I( W9 z- u. e7 c" F  h9 h台灣從IC設計、晶圓製造、封裝暨測試、系統產品，有完整之半導體代工產業鍊並在全世界佔有重要地位，同時對於台灣未來在3DIC材料、設備業者而言，成為全新產品和新商機的機會。藉由產官學研協助及工研院主導推動的「先進系統堆疊技術及應用聯盟（Ad- STAC）」，進行協助3DIC產業暨技術整合，進而制訂規格標準將對台灣半導體高科技產生極重要影響。

另一方面，今年6月間舉辦的台灣半導體產業躍升策略規劃會議，達成了多項產業推動及技術研發的共識，會議結論中之一項重點工作即為確立推動3DIC開發的重要性，並期許未來能持續推動半導體產業成長，建立先進半導體高科技研發台灣第一國際形象以及建立台灣在3DIC整合技術規格暨標準化的領先地位。

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消費者對可攜式電子產品的喜好及需求不斷快速改變，吸引各大公司嘗試尋找及投入各項新功能的增加，來迎合電子產品求新求變的特殊性。其中最重要的是產品外觀尺寸需求輕薄短小、功能性要強、可靠度品質要高且不會一摔就壞。

為了符合這些基礎且重要的要求，系統廠商針對各種可攜式電子產品進行各內部裝置的模組化，並開始整合強大運算能力、優異的通訊能力、以及最大的記憶體容量來支援越來越聰明化的可攜式電子產品。
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' T. G7 f" `  Y4 J: m! ^但另一方面，可攜式產品當然還是要維持外觀尺寸的最小化與輕量化。也因此，所有的I元件、被動元件數量必須想辦法減少與整合、才可以滿足電子產品功能多元化、高度整合化需求。解決方法主要有二，一是內部的電路元件持續縮小（符合莫爾定律），整合多項功能於單一晶片中，系統單晶片為2D平面晶片；另一種做法則是走向3D立體堆疊結構，而其中最極致的做法就是3DIC。
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' d  x% `) a; m  f3DIC的概念十分簡單，若依照系統單晶片的功能性來區分，可分割為尺寸遠小於原尺寸包含相同或不同功能的小晶片，再以矽導通孔來進行電性連接及堆疊的方式，訊號傳輸由原來的平面改為立體方向做傳輸，可大幅有效減少訊號傳輸路徑，減少傳輸訊號延遲情況及能量損耗，來達到尺寸與電性的最佳化。

若以產業鏈來分析，3DIC產業需要全新的設計佈局及TSV設計、製造服務，需要全新的晶圓接合設計與製程服務，需要創新的測試與散熱解決方案等各種針對3DIC所開發出之全新技術服務，而目前產業中並不存在3DIC設計、製程、堆疊與測試公司，沒有任何公司現在可以提供系統所需的各式不同功能的晶圓，因3DIC的需求，原本分工清楚的產業鏈將進入模糊化的時代，引導產業的重新組合。

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【新竹訊】日月光集團研發中心總經理唐和明指出，半導體業者必須不斷從現有產品中發展新技術或找出新應用市場，才能保持競爭力。而半導體業要繼續達到摩爾定律，封裝測試所扮演的角色越來越重要，3D IC更將是關鍵技術。
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「台灣國際半導體展（SEMICON Taiwan 2009）」於9月30日展開，期間將舉行8場產業趨勢與技術論壇。 主辦單位SEMI邀請業界專家、公司高階主管，深入前瞻封裝測試技術趨勢，及3D IC相關封測與驗證的技術發展。
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10月1日的「3D IC前瞻科技論壇」與2日的「封測與驗證論壇」，邀請唐和明、欣銓科技副董事長暨技術總監秦曉隆、IBM 3D技術發展技術長Michael J. Shapiro、Gartner研究副總裁Jim Walker、工研院電光所所長詹益仁、工研院系統晶片中心主任吳誠文、DCG執行長Israel Niv、AVIZA資深副總裁Kevin Crofton，及Faraday、KLA－Tencor、Verigy、Air Liquide等高階主管。

由於終端產品發展必然走向輕薄短小、多功能、高效能、低耗電的趨勢，在封裝技術快速發展下，IC封裝測試系統協同設計需要充分運用如貫通電極等3D SiP整合技術，才能滿足多功能、小型化、高效能，及異質整合的需求。此外，晶片和系統廠商也必須與封裝廠密切合作，才能有效降低成本和加速上市時程。
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9 q; H2 u3 Y5 r/ n3 ?" mSEMI台灣暨東南亞區總裁曹世綸表示，「優異的研發和製造能力，讓台灣在全球2D IC市場打造了非常成功的台灣經驗，而3D IC則指出了台灣半導體產業未來一大發展方向。因此SEMICON Taiwan今年首度推出「封裝測試前瞻科技展覽專區」，並以封裝測試為主題，規劃「3D IC前瞻科技論壇」與「封測與驗證論壇」兩大論壇，希望協助產業精英了解封裝測試最新技術趨勢和相關製程解決方案，讓台灣經驗繼續在國際發光。」

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Elpida，力成科技與聯華電子攜手合作，針對包括28奈米的先進製程，進行3D IC的整合開發
* `9 I6 Q6 v# ^0 s. g" r; z# h三方的合作將以TSV製程的開發為重心，建立Logic+DRAM的 3D IC完整解決方案
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Elpida公司、力成科技與聯華電子今(21)日共同宣佈，三方將攜手合作，針對包括28奈米的先進製程，提昇3D IC的整合技術。這項合作將會運用Elpida的DRAM（動態隨機存取記憶體）技術，力成科技的封裝技術，以及聯華電子的先進邏輯技術優勢，共同開發Logic+DRAM的3D IC完整解決方案。

“Elpida公司領先業界，在去年首度以TSV（Through-Silicon Via, 直通矽晶穿孔）技術為基礎，成功開發80億位元組的DRAM，”Elpida公司董事兼技術長安達隆郎表示。“這項技術最大的優勢是它可以在邏輯與DRAM元件間建立大量的I/O連結，這樣將可以大幅增加數據傳輸的速率並且減少功率消耗，使新型式的高效能元件能夠運作。然而，我們需要可信賴的邏輯晶圓專工夥伴才能達成這個目標。與聯華電子的合作意味我們能使用最先進的TSV整合技術將Elpida先進的DRAM技術，與聯華電子的尖端邏輯晶圓專工技術，包括提供先進微處理器等系統單晶片解決方案的經驗結合。而透過TSV技術整合所有元件，我們便能加速研發的腳步，推動最終的系統解決方案問世。”
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5 L$ M9 J9 a! D1 N, L' @5 N“此外，大幅提昇TSV整合技術意味我們需要成本較低的產品技術以及生產製程，才能應付大量生產的需求。”安達先生繼續表示。“與力成科技的合作則可促成此一目標，因為力成科技能夠在這項合作中提供先進的封裝技術。相信這項三方合作能使我們利用TSV技術提供多樣化的服務，讓客戶得以建立更為強大的高效能系統。”

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力成科技資深副總兼研發技術長岩田隆夫表示，“這項3D IC與TSV技術的整合完全符合力成科技業務與技術上的策略。我們致力於為全球頂尖記憶體業者提供先進的記憶體封裝與測試服務，採用最薄到50微米的晶圓與優異的黏晶技術，能在一個商業化封裝內堆疊8個晶方，可應用在智慧型手機產品上。此外，我們也一直致力於開發16晶方及以上的堆疊封裝，維持低封裝組合。同時自2007年起，力成科技也持續為邏輯客戶開發SiP（System in a Package, 系統級封裝），以打線接合（wire bonding）與表面黏著技術（Surface Mounted Technology, SMT）的方式組成包括WLCSP（Wafer Level Chip Scale Package, 晶圓級封裝）、Flip Chip（覆晶封裝）與被動元件等封裝方式，例如應用在可攜式行動元件上的系統模組。為了產出低成本高效能的3D IC整合元件，力成科技參與這次與Elpida以及聯華電子的合作，期望為半導體業界的演進貢獻一份心力。”

聯華電子副總暨先進技術開發處處長簡山傑表示，“聯華電子為服務客戶，一直積極追求尖端的技術解決方案，成果卓著。在2009年10月我們成功產出40奈米製程高效能客戶產品。而在28奈米製程方面，我們的後閘極（gate-last）高介電係數／金屬閘極（HK/MG）研發預計在2010年年底即可準備就緒，進行客戶矽智財驗證。隨著CMOS製程微縮帶來的技術與成本上的挑戰，採用TSV技術的3D IC便成為摩爾定律之外的另一個選擇。然而，需要3D IC TSV解決方案來生產次世代產品的客戶正面臨多項挑戰，包括標準化、供應鍊基礎架構、設計解決方案、熱應力、封裝測試整合以及成本問題等等。身為3D IC整合解決方案的晶圓製造廠，我們非常高興能與Elpida公司以及力成科技合作，針對各種不同應用產品，共同開發一個完整的TSV整合解決方案。運用聯華電子尖端的28奈米邏輯技術與邏輯設計介面、Elpida公司的DRAM／TSV技術以及力成科技的封裝與測試服務，這項合作將能使聯華電子為客戶的3D IC設計提供完整的解決方案。”同時，聯華電子也將支援使用其他TSV方法的客戶，透過與現有封裝夥伴合作，積極發展解決方案，滿足其他客戶的需求。
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使用TSV技術整合DRAM與邏輯技術之後，預計其提供的效能，將能滿足行動與可攜式電子產品3C功能不斷整合的趨勢。這項合作將能促進完整解決方案的開發，其中包括Logic+DRAM介面設計、TSV結構、晶圓薄化、測試與晶片堆疊組裝。這項技術預期能增加成本上的競爭力，改善邏輯良率效應，並且加速進入3D IC市場的時間。