Fold cascode OPA設計問題

jerryyao

各位好：
  我想從數位領域轉往類比領域，所以我練習了這一個fold cascode OPA(圖一)，我有看過
此網站的有關fold cascode OPA的討論，聽從建議我先設計bias電路（圖二），有了bias
電路後，我想因為此bias電路也是cascode架構，所以OPA電路的cascode架構中的mos w/l比
# Y5 J6 n7 [" V" H應該要跟cascode架構的mos w/l比相同，如此偏壓才會使所有的mos都在飽和區，請問我的想
法是對的嗎？
3 y. ~6 ^* G- q還是bias電路負責產生電壓，OPA中cascode架構的mos w/l可以另外設定，只要bias電路
產生的電壓能使OPA中的cascode中mos都在飽和區就好？
" _5 W+ K: U0 E* P9 A3 p1 Z5 h) r) q
6 D& P; f7 ^4 ]; o8 D) a, R此外從佈局觀點來說，bias和OPA的cascode中對應的MOS是否要一起做同中心(common-centroid)佈局？
! K" d0 G- Y5 t7 y# K0 Q5 {(對應例子：OPA的P0,p2對應bias的p0,p3)
9 q: k  X$ Z, B還bias的p0,p3做同中心佈局，而OPA的P0,p2另外做同中心佈局?
0 _9 H+ I3 U: n# W  x5 S8 i謝謝

4 J6 F4 G' z- U* k" r0 T[ 本帖最後由 jerryyao 於 2009-5-22 11:26 AM 編輯 ]

seanyang1337

Dear jerryyao,
建議BIAS電路跟OPAMP 各自作MATCHING。
再來，BIAS電壓只要能使的MOS能在你要的條件下(VDD，CURRENT，TEMP，PROCESS)都在SAT區就可以啦。
最後，電路的P4在我看來是可以省，P6&P7不對稱，N1&N3 SIZE 太小，BIAS電路要做START-UP 電路，
+ F- C! f0 Y8 W. o) Y最最最~~~後，check DC bias voltage.

jerryyao

For  seanyang1337,
謝謝。
START-UP 電路我會加，因目前我的重心的OPA本體，等到完成後再加。
其他的部份確實有問題，我會修改。

) W# L. k3 O+ f. M' m: S1 g不過電路是不是錯了，OPA cascode電路的current mirror是不是要在PMOS那邊，而不是在NMOS那邊?
$ x" \$ i: Z4 c9 d8 f' e6 ?$ }3 `我有比較我手中的類比IC設計的書，allen和zaravi的書都是在PMOS端，只有
baker的CMOS curcuit design,layout and simulation是在NMOS端，是baker錯了，還是都可以？
謝謝

jerryyao

關於current mirror是在PMOS還是在NMOS處有人回答我是沒錯啦，只是大家比較習慣在PMOS處。我跑了模擬好像都可以，只是不明白為何current mirror在PMOS處的CMRR是負的，如圖一，如果current mirror在NMOS處的CMRR是正的，如圖一上下相反的波形。
+ e8 z$ L+ j, Q: X
( E: l, m+ x# J4 ]; O) {! K  o此外我將此OPA接成反向大器，圖二，其中:
rf : 10K
4 C, f# x) p! K8 H( W' @# h0 Ers : 10k
& x1 u' Z* @. r9 `vin : sin(1.65v 1.65 50k)
vp : 1.65
+ N, c1 @/ Y  U& G  x) n5 c' |模擬結果如圖三，請問為何vin在1.65v附近時vout會出現怪波形？
PS : OPA的尾電流為20uA，而OPA cascode的電流都為10uA
  新電路如圖四
5 f4 Q. ?" i* v, ?謝謝
4 c2 w8 J' ]- t3 C
$ l$ v! T$ S; B[ 本帖最後由 jerryyao 於 2009-5-25 10:39 AM 編輯 ]

li202

反向放大的Vin與Vout相位也不對~~~~
% h* W! l/ L# y2 g
你的偏壓電流不足以提供電阻的電流
& U# `$ x( W1 s- r& Y. b8 _9 ]1.65v/10k=165uA>>10uA
7 T8 T2 y3 K% Z* i/ @只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係
) E" h5 [& e& o# E* K
不知道你的CMRR是怎麼取出來的
2 v5 [! `. ], M1 _; _8 p可以將BIAS的電壓取固定值跑CMRR

jerryyao

原帖由 li202 於 2009-6-5 08:34 PM 發表
* `- I& x9 u$ t2 p2 d: E反向放大的Vin與Vout相位也不對~~~~
6 l3 b* Z( G4 `" H
/ A+ e& u- V. q5 c$ C; A你的偏壓電流不足以提供電阻的電流
1.65v/10k=165uA>>10uA
( c" _5 r  R- M只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係
8 d5 X& g( \2 u; |7 ~! N) Z5 L
不知道你的CMRR是怎麼取出來的
可以將BIAS的電 ...

! }, [! _; R6 J, M
終於有人回了，謝謝我知到了，我會試一下，下面是我的spice deck for CMRR:
.param vdd_p=3.3
2 h6 X; \, X  ~# w" k; g* Z% @; Xvdd avdd 0 vdd_p
2 O% F9 U6 [# o, hvss avss  0 0
8 U4 v0 p: M, b3 iVM VM VP dc 0v
VP VP avss dc 1.65v ac 1v
* instance of top module                                                      *
$ z( t9 z" i0 D9 ?
x1 OUT VM VP OPA
4 H& G6 x8 ^2 ^9 F3 i! h  \
, |) p3 S8 y3 V+ U0 m* Sweep & Analysis                                                      *
  e- X; B6 J4 e2 y1 l5 d+ j3 b.op
! Q! U3 A4 M- ^" O9 d.ac dec 100 10 1000meg
6 B8 ~" ^5 k) b4 H/ p.probe ac cmrr=vdb(OUT)
* C6 R/ O5 @" d6 z  L9 A相同的碼跑出一個整一個負得cmrr，我後來有用allen的方法（圖一）跑出來的CMRR還是負的，請問CMRR是負的對嗎？

simonblue

回復 6# jerryyao

3 y( r6 D6 X8 p( ~首先你要瞭解為什麼要做差動型的放大器？就是因為差動放大器可以消除共模雜訊，所謂的CMRR=Adiff/Acm，當然是愈高愈好囉，代表你的電路受雜訊影響愈小。
1 H/ W) h' ^. N" w( k所以如果你測到的CMRR不夠高，甚至是負的。你覺得這個電路正常嗎？所以建議你再檢查一下netist。

freemystyle

尺寸的設計上似乎有問題，folded cascode N1 N3應該要提供給folded 負載跟diff pair電流，尺寸卻不夠大，建議版主再仔細看清楚設計的方式跟電流的分布，allen應該有教要從哪一些mos開始設計之類的