Fold cascode OPA設計問題

jerryyao

各位好：
  我想從數位領域轉往類比領域，所以我練習了這一個fold cascode OPA(圖一)，我有看過
此網站的有關fold cascode OPA的討論，聽從建議我先設計bias電路（圖二），有了bias
+ |$ Y5 F7 W0 F7 B2 Q+ Z& k- y電路後，我想因為此bias電路也是cascode架構，所以OPA電路的cascode架構中的mos w/l比
應該要跟cascode架構的mos w/l比相同，如此偏壓才會使所有的mos都在飽和區，請問我的想
# E7 a# S+ t. P! B4 S9 s. w5 }法是對的嗎？
! I  C4 d$ P% n: r* I還是bias電路負責產生電壓，OPA中cascode架構的mos w/l可以另外設定，只要bias電路
) E! }' ~3 \7 N0 F產生的電壓能使OPA中的cascode中mos都在飽和區就好？
. [( l  |) p9 q8 l( c3 P$ `& C0 ^
此外從佈局觀點來說，bias和OPA的cascode中對應的MOS是否要一起做同中心(common-centroid)佈局？
* a. k3 y2 u" E! }) W( a* r(對應例子：OPA的P0,p2對應bias的p0,p3)
還bias的p0,p3做同中心佈局，而OPA的P0,p2另外做同中心佈局?
2 Z6 U! g  |! g謝謝
% }9 h0 P) ]* ^! Q0 P
- M% t% N% @. O* J& s' f; s[ 本帖最後由 jerryyao 於 2009-5-22 11:26 AM 編輯 ]

seanyang1337

Dear jerryyao,
9 J+ M- [3 K) v% p3 h2 u建議BIAS電路跟OPAMP 各自作MATCHING。
再來，BIAS電壓只要能使的MOS能在你要的條件下(VDD，CURRENT，TEMP，PROCESS)都在SAT區就可以啦。
1 `! R8 y3 ^" J; c最後，電路的P4在我看來是可以省，P6&P7不對稱，N1&N3 SIZE 太小，BIAS電路要做START-UP 電路，
最最最~~~後，check DC bias voltage.

jerryyao

For  seanyang1337,
謝謝。
START-UP 電路我會加，因目前我的重心的OPA本體，等到完成後再加。
2 Y# g2 W' }' m其他的部份確實有問題，我會修改。

" f  m" ?: t( X7 O不過電路是不是錯了，OPA cascode電路的current mirror是不是要在PMOS那邊，而不是在NMOS那邊?
我有比較我手中的類比IC設計的書，allen和zaravi的書都是在PMOS端，只有
baker的CMOS curcuit design,layout and simulation是在NMOS端，是baker錯了，還是都可以？
謝謝

jerryyao

關於current mirror是在PMOS還是在NMOS處有人回答我是沒錯啦，只是大家比較習慣在PMOS處。我跑了模擬好像都可以，只是不明白為何current mirror在PMOS處的CMRR是負的，如圖一，如果current mirror在NMOS處的CMRR是正的，如圖一上下相反的波形。
9 h) j7 H; V$ y4 }
, o; k' K9 `0 w" N# ^此外我將此OPA接成反向大器，圖二，其中:
rf : 10K
5 O, n2 B, l0 l- ]' r: d! Crs : 10k
% s+ x. v6 ~: M2 B* I2 wvin : sin(1.65v 1.65 50k)
% ?) _" J) x* j) u6 j  {) s5 qvp : 1.65
+ }! A2 I1 O; H& V模擬結果如圖三，請問為何vin在1.65v附近時vout會出現怪波形？
. U% I+ \8 B% l- R( t/ HPS : OPA的尾電流為20uA，而OPA cascode的電流都為10uA
; [4 @6 m! |4 s3 Z  新電路如圖四
謝謝

" M  n/ _1 n! o. C. k/ O[ 本帖最後由 jerryyao 於 2009-5-25 10:39 AM 編輯 ]

li202

反向放大的Vin與Vout相位也不對~~~~

你的偏壓電流不足以提供電阻的電流
. {( r* f5 \# J) v) W' t; q1.65v/10k=165uA>>10uA
( m( P+ f, ~' g只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係
3 {+ e$ ?& z6 y5 j! t
不知道你的CMRR是怎麼取出來的
可以將BIAS的電壓取固定值跑CMRR

jerryyao

原帖由 li202 於 2009-6-5 08:34 PM 發表
1 M" U- x. p( z& j; v0 M反向放大的Vin與Vout相位也不對~~~~

7 J, O  C( p8 k5 \% ~  Q你的偏壓電流不足以提供電阻的電流
+ }" L( Y; |: u* ?. m1 w9 c7 M1.65v/10k=165uA>>10uA
只有在交越點時，電阻電流夠小，才正確顯示輸出與輸入波形關係

9 e, }5 e  \2 A5 Q! I& X+ d不知道你的CMRR是怎麼取出來的
. q% B4 \! I$ e* \3 t1 w1 e& {可以將BIAS的電 ...

0 ]4 [. g- P( a& j0 V& D' ^, Y+ Y終於有人回了，謝謝我知到了，我會試一下，下面是我的spice deck for CMRR:
.param vdd_p=3.3
vdd avdd 0 vdd_p
1 h6 G5 C4 h6 rvss avss  0 0
" C7 N4 N% J- ~4 e. b% l  j5 VVM VM VP dc 0v
! u: t0 M/ K; \  B+ kVP VP avss dc 1.65v ac 1v
- A6 k, }. x1 N1 N& J; T8 |4 N* instance of top module                                                      *

/ l8 x' x! ?- @- Nx1 OUT VM VP OPA
) B4 R5 T+ m) n; n
* Sweep & Analysis                                                      *
.op
.ac dec 100 10 1000meg
) C& `2 T, j, ~  k3 C.probe ac cmrr=vdb(OUT)
9 c! p' z' c7 V7 u8 w- i$ ~, Z相同的碼跑出一個整一個負得cmrr，我後來有用allen的方法（圖一）跑出來的CMRR還是負的，請問CMRR是負的對嗎？

simonblue

回復 6# jerryyao
/ c3 o- J- j9 y! ]9 f& {- q1 B
, K7 v0 g5 ^+ [# o首先你要瞭解為什麼要做差動型的放大器？就是因為差動放大器可以消除共模雜訊，所謂的CMRR=Adiff/Acm，當然是愈高愈好囉，代表你的電路受雜訊影響愈小。
4 P+ G+ t, a# d9 Z. m* |  G% s) y6 l% ]所以如果你測到的CMRR不夠高，甚至是負的。你覺得這個電路正常嗎？所以建議你再檢查一下netist。

freemystyle

尺寸的設計上似乎有問題，folded cascode N1 N3應該要提供給folded 負載跟diff pair電流，尺寸卻不夠大，建議版主再仔細看清楚設計的方式跟電流的分布，allen應該有教要從哪一些mos開始設計之類的