關於SpectreVerilog的問題

squirrel316

最近利用cadence的SpectrVerilog來跑mixmode simulation
首先我的verilog file先只跑digital的simulation
. @. [" g) [+ K2 h6 y0 {* q  T5 b搭配上test bench後 用nwave看到的波型是我所預期的
2 @8 g5 y1 U1 h! F* u) _/ W. I然而我將其拿到SpectreVerilog去跑時
+ `- m) s! ?' Z- L3 e: J將input如clk reset等input訊號換成真實的類比訊號
& G9 W+ X* @' V並跟當初跑testbench所給的訊號盡量一致
如此去跑mix mode simulation
# U# n1 ]1 l1 u9 `發現跑出來的波型蠻詭異的
7 m1 D( g6 u* v8 J" J$ ^' ?有時候clk給太慢時 他出來的波型就錯了
6 J# R1 n/ _/ v8 H: V% Lclk快一點的時候反而是正確的
我的verilog file還尚未synthesis過
照理跑出來的訊號應該會跟只跑digital模擬時一樣
* D+ C4 P8 w! a3 K4 V然而跑SpectreVerilog卻出錯
請問一下這種問題該如何解決
謝謝