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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 請教Verliog問題 (VGA)

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請教Verliog問題 (VGA)

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1^#

發表於 2009-6-11 12:43:32 | 只看該作者回帖獎勵

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請問一下，有人可以幫我看看Verliog問題出在哪嗎? 畫面異常啊!!

module vga_ctrl(clk, rst, R_in, G_in, B_in, oRequest, oVGA_H_SYNC, oVGA_V_SYNC, oVGA_SYNC, oVGA_BLANK, oVGA_CLOCK, oVGA_R, oVGA_G, oVGA_B);
input clk;
input rst;
input [7:0] R_in;
input [7:0] G_in;
input [7:0] B_in;
output oRequest;
output oVGA_H_SYNC;
output oVGA_V_SYNC;
output oVGA_SYNC;
output oVGA_BLANK;
output oVGA_CLOCK;
output [7:0] oVGA_R;
output [7:0] oVGA_G;
output [7:0] oVGA_B;

   reg oVGA_H_SYNC,oVGA_V_SYNC;
   reg oRequest;
   reg oVGA_SYNC;
   reg [7:0] oVGA_R;
reg [7:0] oVGA_G;
reg [7:0] oVGA_B;

   parameter LENGHT = 1024;
   parameter CNT_SIZE = clogb2(LENGHT);

   `include "VGA_Param.h"

   reg [CNT_SIZE - 1:0] h_cnt,v_cnt;

always @(posedge clk)
begin
  if (rst) begin
oVGA_R <= 8'd0;
oVGA_G <= 8'd0;
oVGA_B <= 8'd0;
  end
  else if(h_cnt>=(X_START-1) && h_cnt<(X_START+H_SYNC_ACT-1) && v_cnt>=Y_START && v_cnt<Y_START+V_SYNC_ACT) begin
oVGA_R <= R_in;
oVGA_G <= G_in;
oVGA_B <= B_in;
  end
  else begin
oVGA_R <= 8'd0;
oVGA_G <= 8'd0;
oVGA_B <= 8'd0;
  end
end

assign oVGA_R = (h_cnt>=X_START && h_cnt<X_START+H_SYNC_ACT && v_cnt>=Y_START && v_cnt<Y_START+V_SYNC_ACT) ? R_in : 10'd0;
assign oVGA_G = (h_cnt>=X_START && h_cnt<X_START+H_SYNC_ACT && v_cnt>=Y_START && v_cnt<Y_START+V_SYNC_ACT) ? G_in : 10'd0;
assign oVGA_B = (h_cnt>=X_START && h_cnt<X_START+H_SYNC_ACT && v_cnt>=Y_START && v_cnt<Y_START+V_SYNC_ACT) ? B_in : 10'd0;
assign oVGA_CLOCK = ~ clk;

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2^#

樓主| 發表於 2009-6-11 12:43:50 | 只看該作者

ODDR2 #(
   .DDR_ALIGNMENT("NONE"), // Sets output alignment to "NONE", "C0" or "C1"
   .INIT(1'b0), // Sets initial state of the Q output to 1'b0 or 1'b1
   .SRTYPE("SYNC") // Specifies "SYNC" or "ASYNC" set/reset
) ODDR2_inst (
   .Q(oVGA_CLOCK), // 1-bit DDR output data
   .C0(clk),  // 1-bit clock input
   .C1(~clk), // 1-bit clock input
   .CE(1'b1), // 1-bit clock enable input
   .D0(1'b0), // 1-bit data input (associated with C0)
   .D1(1'b1), // 1-bit data input (associated with C1)
   .R(1'b0),  // 1-bit reset input
   .S(1'b0) // 1-bit set input
);

always @(posedge clk)
begin
  oVGA_SYNC <= oRequest;
end

always @(posedge clk)
begin
  if (rst)
oRequest <= 1'b0;
  else begin
if (h_cnt >= (X_START-2) && h_cnt< (X_START+H_SYNC_ACT-2) && v_cnt>=Y_START && v_cnt<(Y_START+V_SYNC_ACT))
   oRequest <= 1'b1;
   else
   oRequest <= 1'b0;
  end
end

// H_Sync Generator, Ref. 25.175 MHz Clock
always @(posedge clk)
begin
  if (rst) begin
h_cnt <= 12'd0;
   oVGA_H_SYNC <= 1'b0;
  end
  else begin
// H_Sync Counter
if (h_cnt < (H_SYNC_TOTAL-1) )
   h_cnt <= h_cnt + 12'd1;
else
   h_cnt <= 12'd0;

// H_Sync Generator
if( h_cnt < H_SYNC_CYC )
   oVGA_H_SYNC <= 0;
else
   oVGA_H_SYNC <= 1;
  end
end

always @(posedge clk)
begin
  if (rst) begin
v_cnt <= 12'd0;
oVGA_V_SYNC <= 1'b0;
  end
  else
if (h_cnt == 0 )
   begin
      // V_Sync Counter
      if (v_cnt < (V_SYNC_TOTAL-1))
   v_cnt <= v_cnt + 12'd1;
   else
   v_cnt <= 12'd0;
   // V_Sync Generator
   if (v_cnt < V_SYNC_CYC)
   oVGA_V_SYNC <= 1'b0;
   else
   oVGA_V_SYNC <= 1'b1;
   end
end

endmodule

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3^#

樓主| 發表於 2009-6-17 21:24:57 | 只看該作者

請問有人知道該怎麼修正嗎? 畫面異常狀況為資料扭掉，垂直信號異常。

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4^#

發表於 2009-6-18 00:24:50 | 只看該作者

你的code應該不完整吧，很多參數我找不到你給的值？

你先確認一下面板跑的clk 、bp 、面板的h跟v 有沒有設錯，
以及是數位或是類比的，在去驗證code吧。

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5^#

樓主| 發表於 2009-6-18 09:11:03 | 只看該作者

原帖由 spring69393 於 2009-6-18 12:24 AM 發表 " h/ [1 G8 N" D" b2 u8 M1 K* v- d
你的code應該不完整吧，很多參數我找不到你給的值？; }) G' P) G2 [$ ^0 s! s4 H' O
; _0 _. X2 X2 a% F* B+ U3 E
你先確認一下面板跑的clk 、bp 、面板的h跟v 有沒有設錯，& \: B. y' F9 a- r1 p5 H. C
以及是數位或是類比的，在去驗證code吧。

PixelClock.H.V送出來是對的, BP不曉得你指的是什麼?
我是直接輸出為VGA, H.V.RGB, 送到monitor使用
不是直接送給面板囉!! ^^

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6^#

樓主| 發表於 2009-6-18 11:54:00 | 只看該作者

再講一下自己手邊版子的架構好了
VGA輸出是FPGA->ADV7125，透過7125去做轉換
現在用此份Verliog code已經實驗出640x480 60hz
但是調成800x600 60hz出問題
測量H.V and PixelClock為正確數值了
不曉得那邊有問題,有人可以提點嗎?

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7^#

發表於 2009-6-23 10:24:50 | 只看該作者

假設你的VGA verilog core設定沒有問題
你 VGA memory 有設夠嗎? 你最少要需要800*600*3 memory size

你說畫面出問題.是否可以解說一下

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8^#

樓主| 發表於 2009-6-23 20:20:02 | 只看該作者

原帖由 huanyu 於 2009-6-23 10:24 AM 發表
# C' A. w( Y, Y f9 \: V2 U+ M假設你的VGA verilog core設定沒有問題
/ D' i8 D. r5 @- I1 j. Y你 VGA memory 有設夠嗎? 你最少要需要800*600*3 memory size E6 X& V$ {+ j& q

8 T* X( v9 u* `) s1 o* l3 Y# m4 H你說畫面出問題.是否可以解說一下

1. VGA memory -> 請問該去哪裡確定大小呢? (這個真的就不清楚了!)
2. 畫面出問題為影像偏移以及畫面會有橫向條紋覆蓋在正確的圖向上，
而且偶爾會有影像被切割成好幾塊被換位置的現象

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9^#

發表於 2009-6-23 22:23:01 | 只看該作者

說真的我也不知道這要在哪設因為我沒有用過你的core
我只用過xps_tft 而且是在edk內

這樣聽起來像是你vga memory size 大小設錯了
我之前在edk內設錯時也有類似的狀況.
可是我不知道你的情況是不是跟我一樣

剛剛看了一下你的core
設定值應該都在 VGA_Param.h 內
include "VGA_Param.h"

[ 本帖最後由 huanyu 於 2009-6-23 10:32 PM 編輯 ]

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10^#

樓主| 發表於 2009-6-24 09:04:58 | 只看該作者

原帖由 huanyu 於 2009-6-23 10:23 PM 發表
5 E% k) r3 {) {' M! X+ V$ m% O說真的我也不知道這要在哪設因為我沒有用過你的core
) b3 Q" c" z$ z我只用過xps_tft 而且是在edk內* f. X; C9 n2 z) k1 H: K
A: S/ X* L: k& V4 m* i6 d' \
這樣聽起來像是你vga memory size 大小設錯了
- P. J/ f8 _/ N% r- X/ V! U! a/ I6 s我之前在edk內設錯時也有類似的狀況.
, O+ G1 C! e/ N$ Z7 }8 d可是我不知道你的情況是不是跟我一樣0 q4 K1 s( L4 u* @: {$ v
...

//800x600
parameter H_SYNC_CYC = 128;
parameter H_SYNC_BACK = 88;
parameter H_SYNC_ACT = 800; // 800
parameter H_SYNC_FRONT= 40;
parameter H_SYNC_TOTAL= 1056;
// Virtical Parameter ( Line )
parameter V_SYNC_CYC = 4;
parameter V_SYNC_BACK = 21;
parameter V_SYNC_ACT = 600; // 600
parameter V_SYNC_FRONT= 3;
parameter V_SYNC_TOTAL= 628;
// Start Offset
parameter X_START = H_SYNC_CYC+H_SYNC_BACK;
parameter Y_START = V_SYNC_CYC+V_SYNC_BACK;

以上這些參數應該都有設定對，我是follow vesa standard作設定
不過我沒有使用xps_tft來作，我使用的是代理商建議的IP，比較省資源
不曉得有沒有做過非xps_tft ip?

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11^#

發表於 2009-6-27 19:10:00 | 只看該作者

clk 跑多少也是規格書訂的嗎，不同的面板跑的clk速度也不一樣哦，monitor的話是不確定，
不過可以查查看。

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12^#

樓主| 發表於 2009-7-2 14:20:35 | 只看該作者

原帖由 spring69393 於 2009-6-27 07:10 PM 發表
, J, Z3 L/ r- q, Xclk 跑多少也是規格書訂的嗎，不同的面板跑的clk速度也不一樣哦，monitor的話是不確定，8 ^1 n4 j) e) ?4 R9 Z7 @) X2 y
不過可以查查看。

預估應該不是參數設定錯誤，而是IP有問題吧?
不曉得該從哪裡看起了！對IP還不是那麼熟悉！

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13^#

樓主| 發表於 2009-7-7 22:47:29 | 只看該作者

有沒有人可推薦一下？哪裡有這種DEMO IP可以看呢?
想要自己修改看看，希望有人可以提供啊！
感恩

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14^#

發表於 2009-7-11 10:51:40 | 只看該作者

原帖由 chchtono 於 2009-6-18 11:54 AM 發表
& K# r4 N: }" e" q, Y% h8 r再講一下自己手邊版子的架構好了$ Z4 ] W7 G7 @6 ]4 B( v
VGA輸出是FPGA->ADV7125，透過7125去做轉換
: z7 Z7 o: L) O7 r現在用此份Verliog code已經實驗出640x480 60hz
( q9 L* u; `) n* c但是調成800x600 60hz出問題# H: h! `1 b- Q/ }% v
測量H.V and PixelClock為正確數值了0 o5 u+ o( c( Q6 D& X
不曉得那邊有問題 ...

請問你量測 800x600 下的 H.V and PixelClock 數值分別是多少 ?

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15^#

樓主| 發表於 2009-7-15 09:37:06 | 只看該作者

原帖由 yuming 於 2009-7-11 10:51 AM 發表
3 D# o/ n( d8 Y( }$ `1 u: N請問你量測 800x600 下的 H.V and PixelClock 數值分別是多少 ?

嗯!
H:38KHz
V:60Hz
PixelClock:40Mhz

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16^#

發表於 2009-7-16 21:22:35 | 只看該作者

原帖由 chchtono 於 2009-6-23 08:20 PM 發表
" M9 l( r1 ?; {  C! W% V0 {
+ L* Q, l# j. l) v4 a3 v
  R+ W7 I/ l5 v1 I0 n2. 畫面出問題為影像偏移以及畫面會有橫向條紋覆蓋在正確的圖向上，
  L; B, B& E7 Z, T+ y 而且偶爾會有影像被切割成好幾塊被換位置的現象

我想 800*600 timing 應該沒問題 , 會不會問題在 VGA XY座標和顯示記憶體的對映上?

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17^#

樓主| 發表於 2009-7-19 16:57:43 | 只看該作者

原帖由 yuming 於 2009-7-16 09:22 PM 發表 $ L' ], l1 A6 \ K' o
我想 800*600 timing 應該沒問題 , 會不會問題在 VGA XY座標和顯示記憶體的對映上?

請問該從哪裡查起呢?不太確定記憶體對應該怎麼查啊
可以指導一下嗎?感恩

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