Design compiler TSMC .18合成的問題

squirrel316

最近在跑合成時
" }. G9 [4 |, a: ^, a% {發現到DFF用negedge trigger會有問題
如下面所寫的code
: \0 o- H2 [% W* e5 A% fmodule DFF (H,clk,reset,H_new);
input H,clk,reset;
" K4 L4 Z4 @& d' z" r8 P. q0 Uoutput H_new;
reg H_new;
. q, l+ _; f  S& {9 n! q  V
always @ (negedge clk or negedge reset)
8 p: N7 Q# V8 Cbegin
3 Y2 S6 b' _  {; o$ d1 X  if (reset==1'b0)
    H_new<=1'b1;
  else
    H_new<=H;
# b. V$ p1 H8 \0 Xend
endmodule

0 H; U* }" Z8 M4 D$ K8 q. Q我發現到合成出來的檔案
4 P$ m4 ]. U8 m$ o/ s除了flip-flop外 還會加入一堆DLY4X1的硬體
如果是用posedge clk的話 合出來是正常的

6 h! J( f. M3 \; V+ y就算我新生一個clk_bar把clk反向
並將clk_bar改成posedge trigger
合出來的硬體還是會像原先用negedge clk一樣會多了一些DLY4X1的硬體
/ [) E- ^1 A$ Y2 e; p/ Z$ R* P9 b2 E& K' a由於我需要negedge trigger的function
但在合成時卻無法正確合出來
# g$ X+ U9 B& p  y! V. _* P1 k9 l- W請問該問題該如何解決
$ `7 l- V# Y& |6 D: n* e) S2 x& [謝謝

michael6172

一般正常都是用 posedge clk去驅動吧，你可以改用negedge 的cell library去合看看，negedge 的cell library請洽給你cell library的人

tommywgt

DLYx4我覺得是為了修正setup time violation的問題, 不見得是negtive trigger的問題, 但是確實有可能是使用negtive trigger所造成的