Design compiler TSMC .18合成的問題

squirrel316

最近在跑合成時
' i5 w7 G' C, [# F5 m9 R6 x! L6 I發現到DFF用negedge trigger會有問題
! e6 Z2 U1 A+ E- I$ C* k  }如下面所寫的code
# Q* n0 f6 S0 {, F) M8 gmodule DFF (H,clk,reset,H_new);
input H,clk,reset;
output H_new;
reg H_new;

5 ^% \$ G( e. aalways @ (negedge clk or negedge reset)
" V7 A1 P6 h/ Tbegin
  if (reset==1'b0)
1 c, d- d+ e/ {0 j3 `8 ]$ l    H_new<=1'b1;
  else
, ~$ e! `3 u: u    H_new<=H;
2 Z" e! U) G- ?3 @2 Rend
endmodule

我發現到合成出來的檔案
& p9 }  U' J2 D: |/ L, [除了flip-flop外 還會加入一堆DLY4X1的硬體
如果是用posedge clk的話 合出來是正常的

就算我新生一個clk_bar把clk反向
! [9 {2 h( H3 Q, u: X% b( W並將clk_bar改成posedge trigger
- t$ J1 u& E) ^/ ?; H% T合出來的硬體還是會像原先用negedge clk一樣會多了一些DLY4X1的硬體
由於我需要negedge trigger的function
7 k& P- R+ `$ _2 M) y' u2 X但在合成時卻無法正確合出來
6 u5 H' U. K  j0 T5 `" A請問該問題該如何解決
) z- P8 @+ _* v( i謝謝

michael6172

一般正常都是用 posedge clk去驅動吧，你可以改用negedge 的cell library去合看看，negedge 的cell library請洽給你cell library的人

tommywgt

DLYx4我覺得是為了修正setup time violation的問題, 不見得是negtive trigger的問題, 但是確實有可能是使用negtive trigger所造成的