clock and data recovery issue

donlion

小弟我最近在做clock and data recovery（时脉数据恢复）电路，因为是没有参考频率的，我按照网络上搜索的资料做了好几种频率监测器（frequency detector)，但是我发现这些结构对于输入data的频率为fd，输入clock为1/2×fd，没法得到正确的结果，即两个不同的频率经过frequency detector后，显示没有频率差。这种现象怎么解决，或者是在实际中不会出现？下面附上我用的两种frequency detector的结构。

donlion

没有大大对我的问题感兴趣么？
在没有参考频率的情况下，一般的频率监测器（frequency detector)不能正确检测超过30%的输入data和vco的频率差，那这样不是需要vco的free frequency与输入data的频率差在30％以内，但是在不同的process，temperature，avdd的情况下，free frequency的差别非常之大，更本不能保证vco的free frequency与输入data的频率差在30％以内，不知这个问题各位对cdr有过研究的大大是如何考虑的？