sample hold的電路佈局

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最近在將adc的電路作佈局，而完整電路跑過c+cc後，效能比原先pre-sim掉了1bit，
因此最近將前端smaple-hold amp電路拿來跑r+c+cc的測試，結果輸出結果幾乎failed掉，
- H- |6 S: y, d4 K- Z因此想請問是否我在佈局上擺放位置不好，
5 ^! p# a9 n& \2 L或是若要降低r的影響該怎樣修改，
6 n& v; N0 o/ Z; F' N" m能提供點意見。
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電路圖
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佈局示意圖
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