PLL LOOP FILTER設計問題

jeffyoung

小弟  最近在設計PLL二階濾波器 的2個電容值 發現許多DATA SHEET都是兩個差10倍
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8 g8 c6 W5 w! j; c' B( u. ?' F這會使得 額外加的那個極點 較靠近零點.頻寬  小弟覺得這樣PLL不是比較不穩嗎

% r/ u. K, \- \* e不知道有沒有前輩知道  為什麼要取10倍  是否有什麼好處

, s: o, M5 t. ^* f' r; O  v9 _9 W請大家指導!!  謝謝!!!!

finster

附圖是Razavi所寫的"Design of analog cmos integrated circuits"一書中所擷取下來
: f; N1 R- d& |) R; H兩顆電容的比例值約在10~15倍之間
. m3 J  t( x: `+ b- e至於原因,附圖上都有寫

jeffyoung

謝謝版主!!
' l% E- e  V0 J; y" c( V1 g
我想問說  那10~15倍所設計的pll有差別嗎  (有什麼優缺點?)

eli0717

我應該要怎麼去設計Cp的值，因為如果是10-15倍的化，自己try好像都跑不出來

donlion

这个值表现了zero和pole的位置，比值越大，pole与zero的频率比越大，稳定度越好。不过要小心，pole太靠近ref frequency。

謝謝版主!!
  e5 Y: e' J+ c! t7 m
7 v6 p! {5 M, B( u  V! l1 F: C我想問說  那10~15倍所設計的pll有差別嗎  (有什麼優缺點?)
jeffyoung 發表於 2009-11-1 11:40 PM

deltachen

有關PLL電路還在學習當中，多看看一些大家的想法~~~~謝謝大大分享~~~~

w791212w

最近找工作看到業界很缺PLL來稍微了解一下架構,感謝分享!!

930709

謝謝版主!!謝謝版主!!謝謝版主!!謝謝版主!!