如何用verilog將變數前後補上幾個位元

jianping

Dear 大大:
. K/ J, M) Z8 K3 {6 Z' ~可否請教一下 ,下面為一段VHDL語法寫成的CODE,
/ h2 G) i/ J! U" f. d, I8 S4 q1 FDATA<=INPUT;
ABT<="00"& DATA &"0000";
上面第二行用意應該為將DATA變數前後補上2和4個位元.
2 j" d/ Q2 y9 Y  A9 @' _" N可否請問,如果上述VHDL我想要用Verilog語法來寫,應該要如何寫才會將變數前後補上2和4個位元.
1 _% `. d6 X7 u- Z
/ o; J6 q! K8 A& Q; N  w6 E" T/ c感謝

ikki

Verilog 合併訊號
ABT<={2'b00, DATA, 4'b0000};