|
现在我进行dc的学习,设计的一个顶层模块里面需要考虑多时钟,电路连接关系具体如下:
% u \* D* K. S3 T6 o, R$ Nsubmodule1 :子模块
. G% p- x/ \- d! v) n I( @# V module A(clk,rst_n,data_in,data_bina);
" c7 G+ \( G& P2 m module B(clk,rst_n,seg_out);1 t3 X1 ?, P/ X& Z! X
module C(data_bina ,clk,rst_n,data_bcd);
8 u) D/ V$ F, V module D(clk,rst_n,clk_10Hz,clk_100Hz);
% J* Q0 ^1 u8 h1 N) h# M( Ktopmodule topmodule(clk,rst_n,data_in,seg_out);其中clk,rst_n,data_in为输入,seg_out为输出。而其他的为中间信号( |7 Q, [$ ]# q/ y& v) c: j
topmodule 的例化如下:顶层模块
1 X: E8 S0 s$ T7 j3 oA a(.clk(clk_10Hz),.rst_n(rst_n),.data_in(data_in),.data_bina(data_bina));
& L" L. w0 V" h# o' Z& W, J B b(.clk(clk_100Hz),.rst_n(rst_n),.seg_out(seg_out));
) Z1 e# n! P4 f! y m @ C c(.clk(clk_10Hz),.rst_n(rst_n),.data_bina(dat_bina),.data_bcd (data_bcd));9 Z( t5 P3 n$ X2 X6 c" {$ A$ u
D d(.clk(clk),.rst_n(rst_n),.clk_10H(clk_10Hz),.clk_100Hz(clk_100Hz));
2 G* I9 _2 @) @请问向这种一个模块中需要处理多个时钟情况,怎样用dc综合?
) p. x/ n7 A- a' j+ Q1 z3 v6 z我用gui设置端口,不成功,尝试着用脚本来产生内部时钟clk_10Hz和clk-100Hz也提示说有几个unsolved 的reference,有没有谁处理过这种情况的问题?望解答一下! |
|