ROM vs. CASE

呆頭鴨

我有個小疑問~
" Q' J; C0 \3 J0 t% `當有256筆資料我寫成rom
1 u0 z" G+ o) w" Zinput [7:0]address;
5 H/ G+ L- I7 \( {" E* U9 Noutput[7:0]:data_out;
reg [7:0]data[7:0];
3 R2 V+ S8 E" T. n8 h0 g' _$ P7 ireg [7:0]data_out;
% E- h8 K0 g! a+ V1 O$ [always@*
* e$ n3 x2 R' O8 t  o) U! Rbegin
9 a# O/ ]0 z  i) ?6 edata[0]=XXXXXXX;
% A1 c! @! x% ^1 u; i- Sdata[1]=XXXXXXX;
............
data_out=data[address];
end
% b1 }) i5 `" N& T跟 寫成CASE
input [7:0]address;
output[7:0]data_out;
reg [7:0]data,data_out;
always@*
) N, t7 Z0 P3 u- C/ Ebegin
" ]+ i( T  d* |, A* i  ?6 Q/ e+ kcase (address)
8'd0: data_out=XXXXXXX;
2 v+ B& s' w2 @/ M8'd1: data_out=XXXXXXX;
7 E8 c" }% |0 [. K! \..........
. M$ d/ m( e. [8 w$ }7 U& h" oendcase
end

這2種作法哪種比較好呢?

dysyase

應該是看你要哪種架構吧~
( B  l2 _: \! K1 H2 D9 e* E: @5 i在一個~你是要作成CHIP還是FPGA就夠了~

呆頭鴨

回復 2# dysyase
大大可以簡單介紹一下2種差別嗎^^~

tommywgt

早先的TOOL會有點差別, 現在的TOOL在FPGA合成時應該會直接翻譯成block RAM.
) z3 {; U( d7 `) P/ `: i$ R; I; Q這裡我要講個但書, 你的設計沒有CLOCK, 在實做上的TIMING會佷差, 有些FPGA的RAM block輸出不支援combinational output時, 你會看到容量被吃掉一堆.
& w' E$ m4 Y4 r3 ?8 W在ASIC合成時則一律合成一拖拉庫的邏輯閘

kevin

第一種寫法,比較像VHDL的寫法,它直接描述一個ROM array,第二種寫法,是傳統verilog RTL infer ROM的寫法,
兩種都是想用block memory 來合成.(note:必須有clock)
' k( H% p+ `. s第一種寫法可改寫成如下,其中initial block 可以為always block 亦可在simulation 時以$readmemb 來讀檔.
8 j- Y8 x3 [+ E- g. C  c: V- D# M 第二種寫法則無法在simulation時 以$readmemb 來讀檔.當ROM資料多時,必須以MATLAB等tool來產生資料.
    input  clk;
    input  [5:0] addr;
    output [19:0] do;
3 N: `4 w0 d5 ^
- ~8 G5 {9 n! ]4 q2 q6 O" o    reg [19:0] rom [63:0];
. k* E7 f5 v; I! `' y/ F    reg [19:0] do;
0 \4 |  u& u$ l- [
    initial begin
        rom[63] = 20'h0200A; rom[62] = 20'h00300; rom[61] = 20'h08101;
" M* G) s4 y7 S5 c         ....................
        rom[2]  = 20'h02341; rom[1]  = 20'h08201;  rom[0]  = 20'h0400D;                        
2 y5 M* |# h- ]5 C    end
2 u2 O. P. j- @! q
    always @(posedge clk)
    begin
           do <= rom[addr];
    end
8 F0 W: E/ R! y0 P* e( B- S& ]   
( i# ]) d' G2 _7 O4 X$ h/ @endmodule

第二種寫法可改寫成
module ROM(clk, en, addr, data);
+ z/ K8 I: z  Z8 Q1 t& s3 z
    input      clk;                           
- C/ Z4 M& n) \# H    input      en;                           
9 A/ Q+ A2 v  m6 A# N; S0 s    input      [4:0] addr;                    
2 z9 w) ~: A, ^) P$ }9 {& {. e( |    output reg [3:0] data;               
1 a7 A# f" p/ n9 [. I8 W
    always @(posedge clk) begin         
        if (en)                              
$ r+ o, p' Z* n* {            case(addr)                           
                5'b00000: data <= 4'b0010;
* b0 B8 F; p- I' w+ ~                5'b00001: data <= 4'b0010;
                5'b00010: data <= 4'b1110;
                5'b00011: data <= 4'b0010;
                ...............................
! c4 w  ]1 w; N1 F, W               ...............................
                5'b11011: data <= 4'b0010;
: b1 {3 h2 R7 G                5'b11100: data <= 4'b0100;
  D2 k9 T9 v$ I: `. P% b3 _! s                5'b11101: data <= 4'b1010;
/ V) [& i& F0 \5 X8 u; s9 q                5'b11110: data <= 4'b1100;
                5'b11111: data <= 4'b0000;
            endcase                              
    end                                 

3 w' B2 h! @1 @1 Bendmodule

呆頭鴨

謝謝大大^^~又讓我學到很多....