ROM vs. CASE

呆頭鴨

我有個小疑問~
$ Q3 m: e6 h" K當有256筆資料我寫成rom
( |4 }) o: V9 K( J- Winput [7:0]address;
output[7:0]:data_out;
reg [7:0]data[7:0];
reg [7:0]data_out;
: |: _/ [+ Q0 H$ c6 A/ ialways@*
% E- u: t% W2 }7 lbegin
4 q' s$ B: h& e5 l% r: bdata[0]=XXXXXXX;
' Z$ ^- S1 K% m4 Hdata[1]=XXXXXXX;
. j* a  n; h8 Z% U2 j6 c. ?............
! s" t% M1 B6 ?& T" ~data_out=data[address];
6 G) M3 h5 J& y9 Tend
跟 寫成CASE
: N  f+ K- z2 h8 D2 D& d* x. [# Finput [7:0]address;
output[7:0]data_out;
reg [7:0]data,data_out;
always@*
& W" Q) X% ~4 j* Z- ibegin
case (address)
8'd0: data_out=XXXXXXX;
5 U3 w# K1 h! _# A, _8'd1: data_out=XXXXXXX;
2 L  G4 U0 w6 F& g: g; Y..........
endcase
end
9 y4 i7 q  }4 I9 |( Q  F
8 s0 O0 K/ ]6 L; V8 L- Q這2種作法哪種比較好呢?

dysyase

應該是看你要哪種架構吧~
4 c$ r, A2 B1 f/ X7 k1 g! B/ T在一個~你是要作成CHIP還是FPGA就夠了~

呆頭鴨

回復 2# dysyase
  V! O* }( ~0 d 大大可以簡單介紹一下2種差別嗎^^~

tommywgt

早先的TOOL會有點差別, 現在的TOOL在FPGA合成時應該會直接翻譯成block RAM.
這裡我要講個但書, 你的設計沒有CLOCK, 在實做上的TIMING會佷差, 有些FPGA的RAM block輸出不支援combinational output時, 你會看到容量被吃掉一堆.
4 H2 i- N4 q  `6 D$ Y+ u6 m( P在ASIC合成時則一律合成一拖拉庫的邏輯閘

kevin

第一種寫法,比較像VHDL的寫法,它直接描述一個ROM array,第二種寫法,是傳統verilog RTL infer ROM的寫法,
兩種都是想用block memory 來合成.(note:必須有clock)
第一種寫法可改寫成如下,其中initial block 可以為always block 亦可在simulation 時以$readmemb 來讀檔.
5 n) N8 C5 Q6 b- T 第二種寫法則無法在simulation時 以$readmemb 來讀檔.當ROM資料多時,必須以MATLAB等tool來產生資料.
: \$ Q+ ~7 u) [0 m/ \' R    input  clk;
. y+ ^1 [  z9 u    input  [5:0] addr;
    output [19:0] do;
4 @1 E) b$ A( \# ?: k
    reg [19:0] rom [63:0];
    reg [19:0] do;
8 M  S# J. T/ F4 v: p2 O" J6 F
2 |( ]! N# o" w  t0 v1 F" j2 S    initial begin
        rom[63] = 20'h0200A; rom[62] = 20'h00300; rom[61] = 20'h08101;
         ....................
2 V' E. d. @6 t1 |. T+ \5 I- ]        rom[2]  = 20'h02341; rom[1]  = 20'h08201;  rom[0]  = 20'h0400D;                        
! m: ]* n6 L9 C    end
' E3 E% J- G$ @& w* u
) U8 t; F) C: H$ [8 x    always @(posedge clk)
    begin
% j8 |7 ^  n% P% Q           do <= rom[addr];
  R7 B! [/ N2 q) H3 p: _    end
   
: x# r( z$ ]6 U- j. z; s7 \endmodule

第二種寫法可改寫成
5 F. `8 A& f! f: E5 Tmodule ROM(clk, en, addr, data);
) l' f4 z, D9 H6 n: H0 K. L$ U
' _. n" f; v" q1 I: h" C    input      clk;                           
    input      en;                           
    input      [4:0] addr;                    
    output reg [3:0] data;               
/ ^7 u8 P/ I0 r; m
    always @(posedge clk) begin         
        if (en)                              
0 g& a. _; J$ v9 i            case(addr)                           
$ Q: v+ Y/ l3 F- i: j                5'b00000: data <= 4'b0010;
" N. t8 x( i$ w7 k5 C                5'b00001: data <= 4'b0010;
; P8 h- e/ T: `. _/ A% T                5'b00010: data <= 4'b1110;
                5'b00011: data <= 4'b0010;
                ...............................
               ...............................
                5'b11011: data <= 4'b0010;
                5'b11100: data <= 4'b0100;
                5'b11101: data <= 4'b1010;
                5'b11110: data <= 4'b1100;
                5'b11111: data <= 4'b0000;
+ }  T+ B3 k( j! C9 q            endcase                              
    end                                 
! _9 v" p8 M! ]+ j5 i/ ?
1 p* Y& t$ q, e, m0 j4 {endmodule

呆頭鴨

謝謝大大^^~又讓我學到很多....