verilog 寫有限狀態機的問題

michael6172

各位大大
% T% }5 W$ d4 J
% S# @( N# W; T我使用的是ISE 11.1版，在寫有限狀態機的時候，沒有把所有的狀態寫完，

例如，用4bit共16個狀態，我只用到10個狀態，所以就寫10個狀態，
7 z4 f3 _; Z5 E* A; x; d; j
最後有加上default，這樣的方式寫RTL simulation 的結果是正確的，
% L) ~6 b4 |: H7 Q+ W+ h
" N( D  p/ ]1 E但是，pose-route simulation 的結果就會有錯誤。
, O! _$ s7 N( Q
不曉得有沒有大大遇到相同的問題，那都是怎麼解決的?
" F4 j; i7 `1 l# w! v- J
7 Z% L' E/ z9 a; A- y" ~5 B麻煩各位大大分享一下

* R, S. ]) |, n" I謝謝

russell

哈囉! 我發訊息給你囉!
# v& k& q4 t9 ^; Q! O
需要更多的info. 來幫您解決喔!
; H. t) P8 ]. E- Q6 o
russell0916@gmail.com

ishoni

有沒有加上這句呢?

"synopsys full_case parallel_case"

! W7 F# |# W; {7 q7 \0 \+ J幫助描述你的case status...
* H3 S( S7 E$ ^
' K7 n' f; @: y/ x4 O有一篇文章在討論這個:

6 g' v! P; U9 i0 b% l6 mkunalvyas.com/Documents/fullcase%20and%20parallel%20case.pdf

johndoedie

回復 1# michael6172
  `) S* C* q* A9 Y4 C
會這樣通常是RTL model的方式不正確導致合成後產生latch，但沒看到code&你也沒詳細描述是怎樣的錯誤，很難找出問題
5 f+ X6 k& j. b/ j+ V
' B+ X2 G/ {( G% I' ~2 n7 j- @+ V) |另外model FSM時，個人習慣分成3個always block:

   1. sequential logic part for state assign
   2. combinational logic part for state transition
1 `6 z. ^" K# ]7 x, o5 c9 l, r   3. combinational logic part for control signals

這樣做的好處是可以讓合成器確切的合出FSM，另外閱讀時也可以很清楚的掌握狀態的改變和每個狀態所要做的事，debug的時候比較方便，希望對你有幫助，FYI。

thjan65

樓上建議都是對的.
但是等project 大了, 或是時間趕, 根本懶得 把 sequential & combinational 分開寫.

8 j7 N2 L9 \# y總言之, 沒看到code, 無法幫您找問題.

superyoure

還是要把code貼出來大家才可以幫你抓問題
( p5 J7 x) `0 `+ I6 j不然這樣的描述太籠統了