verilog 寫有限狀態機的問題

michael6172

各位大大

) u6 @. t7 e: Q2 p- d. v我使用的是ISE 11.1版，在寫有限狀態機的時候，沒有把所有的狀態寫完，
; M4 q  k% p% P2 T' }
6 u- E  V) g+ Z) N5 Y, B7 k例如，用4bit共16個狀態，我只用到10個狀態，所以就寫10個狀態，

最後有加上default，這樣的方式寫RTL simulation 的結果是正確的，
* g9 E$ S4 U* E
但是，pose-route simulation 的結果就會有錯誤。

不曉得有沒有大大遇到相同的問題，那都是怎麼解決的?
. g. \& k& s/ Q% O
  h$ G4 {1 s) \0 w) H+ ?麻煩各位大大分享一下
  c; {% y' W. e. N
# w+ c7 `. J5 [' O謝謝

russell

哈囉! 我發訊息給你囉!

需要更多的info. 來幫您解決喔!

$ e. t7 j  N8 xrussell0916@gmail.com

ishoni

有沒有加上這句呢?

, u. ^4 w, j9 Z( R4 L"synopsys full_case parallel_case"

幫助描述你的case status...

: i' i& {9 `: w; _有一篇文章在討論這個:
" U6 C. G5 D2 _* c  d
& x+ u" I0 G; @! Pkunalvyas.com/Documents/fullcase%20and%20parallel%20case.pdf

johndoedie

回復 1# michael6172
5 ]- r5 ~" _0 o8 ~; q; T* t, {( ~
會這樣通常是RTL model的方式不正確導致合成後產生latch，但沒看到code&你也沒詳細描述是怎樣的錯誤，很難找出問題

另外model FSM時，個人習慣分成3個always block:

/ B, P7 Y9 l- w: P4 Q  L. |6 Q   1. sequential logic part for state assign
4 N& u, y4 `' v3 o5 c; g- i   2. combinational logic part for state transition
: z# k7 H* s' s/ D   3. combinational logic part for control signals
4 ^1 B' F* _( X5 ]' V/ L
5 t4 \5 e2 k+ }- a* K這樣做的好處是可以讓合成器確切的合出FSM，另外閱讀時也可以很清楚的掌握狀態的改變和每個狀態所要做的事，debug的時候比較方便，希望對你有幫助，FYI。

thjan65

樓上建議都是對的.
但是等project 大了, 或是時間趕, 根本懶得 把 sequential & combinational 分開寫.

6 x6 a8 d7 a& M; O! z: T' O  d總言之, 沒看到code, 無法幫您找問題.

superyoure

還是要把code貼出來大家才可以幫你抓問題
不然這樣的描述太籠統了