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[問題求助] Virtuoso CDL Import設定問題

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1#
發表於 2010-8-4 16:24:45 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
在CDL Import裡設定的reference library及device-mapping file' t# E& _# n' [$ D9 o
請問reference library指的是??, h) t; i' w2 c; V
以及可以請教如何撰寫device mapping file嗎??
2 e1 Y# Y: {/ x+ C6 a% i4 y8 T2 u
% \# f( W; s9 I7 a/ L- b/ k5 g  l謝謝各位大大囉
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2#
發表於 2011-4-29 14:42:45 | 只看該作者
reference library指的是你用的nmos/pmos/inv....etc. library
3#
發表於 2012-4-12 17:02:34 | 只看該作者
device mapping file8 l/ S5 |. C2 k* y& Q! @' e
先vi model.map file. h3 O0 o, q1 Z* H
M PCH  .   .* c- O5 m$ w3 s% g
M NCH  .   .! \* d: K9 {( m/ L8 ?
第一個 .  是自建layout library, 第二個  . 是 TF file定義的MOS 名稱,
- L0 @5 m& ?0 R1 m0 I- I6 r$ n" k+ {也就是說沒有自建layout 如下:
4 x+ z' d  ^3 E# `9 AM PCH  .   PMOS
+ V5 L! {& N2 Q6 e. G; ?M NCH  .   NMOS
! a* s" e% B% F' o  e" W如有自建layout library. u2 W) X* \( t; f# z0 s* t/ ]
M PCH  lib_name   PMOS/ d  p" U7 e! D# \1 b0 I
M NCH  lib_name   NMOS
4#
發表於 2012-6-5 09:02:02 | 只看該作者
補充:4 L, T# U, H2 E8 ^
1. Reference Library: the reference libraries or Process Design Kits (PDK) where the symbol views of master cells are present. 既你想要用的symbol是來至哪個 library.
. ?6 w! ?# t9 O% n% g2.  Syntax for Specifying Device Maps in a Device-Map File:
: X/ h9 U, ^3 y1 D! y     devMap := <primitive_device_name> <mapped_device_name>* S8 S: y; D7 J; c; r
     [ propMatch := list_of_prop_to_match ]- L/ u8 h& e2 O5 C6 M) n% I1 ]) L
     [ termMap := list_of_terminals_to_map ]2 X7 S5 i0 _. L5 D
     [ propMap := list_of_properties_to_map ]
: [9 R" J. {* s, N# K% \- c     [ addProp := list_of_additional_properties_to_map ]8 I# X( m& U9 w' H, A, \
      Example:7 R8 J& t: h" f6 F
      devMap := resistor res  |: V7 A& `2 w7 J6 C) C
      propMatch := r 200000 N. M6 y7 c. O+ q( B$ g9 @* O! r% T, B
      termMap := PLUS PLUS MINUS MINUS% V: d1 C; Z3 J- o
      propMap := subType type r resVal w width l length  ]1 z: T4 T8 W0 y0 Y+ y
      addProp := model res
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