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Layout時所需的工具:& I! O; ^2 u) T* X$ [
2 ] f) o, @0 P( @- A1.layout tool) h/ ~, l6 h. T S
2.Design rule (跟process 有關)
8 p8 t7 \! q& S% R/ y3.technology file (跟layer 設定有關)
# @6 C0 y9 `2 Q3 w( K7 X1 N0 y4.LVS/DRC command file (跟layout 驗証有關)) c. F4 p. m( Z
7 F& h, N: a: t, ?
狀況一:( x C7 v1 Y, {. I$ O; `. Q' }
不知道你的問題是出在哪個部份，聽起來像是用process 0.18um的工具去畫0.09um的東西! Q# m. @& ~# X7 m3 Y- q7 Q, f
) [: p1 v9 {7 |" ?# U
因為你沒有你需要的90奈米的2. 跟 4. 項 所以無法去確定你畫出來的是否是你需要的size，因0 W- X! \3 J& D( l( m
) D+ z- `, c; s/ n; {為驗証一定會錯誤。
- W% w- @( W6 `$ d9 S9 a, b; g% ^+ B9 i9 m* @6 H& U
狀況二:$ y) x# t: o8 b" Y; q2 }! e9 `
/ p6 w$ e$ U X/ L
如果你有第2跟第4項的工具，但是是用0.18um的第3項，就可能發生layer用錯的情況，因
$ x- |+ D U, d! h& v2 M8 j1 w2 `, Y
為依據各家晶元廠的設計不同，所使用的第3項也不同，即使是同一家在不同的製程上layer- o n4 ? y- F4 y. s c8 P
5 F' ^- k( H- h& `, S的訂義也會有所出入，此時你就要使用layer mapping file 來去做layer轉換，使你的
# p& t" z# X# g* Y4 a% P
$ s4 C& j5 z7 f4 nLVS/DRC command file能夠去認到對應的層。
/ b0 I6 z4 w/ j% t3 N/ g* y! P7 D" G( i. I0 J1 d& A1 d
Layout 要正確，最好備齊所需的工具。 |
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狗仔卡
發表於 2011-4-6 20:14:08
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發表於 2011-4-12 14:27:23