射頻積體電路佈局設計工程師 的 十大專業職能？

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這些救是 無線通訊佈局設計、光纖通信佈局設計、和 微波通訊佈局設計等的 職能基準？

入門條件：以電子科系背景具備佈局相關工作經驗半年以上，或非電子背景，具備佈局設計相關工作經驗一年以上者？

2 V. O% Q8 ?. A9 L: H- J. B! b消費性電子產品佈局設計 主要工作內容：個人行動通訊、數位 廣播電視、無線區無 線 區 域 網 路 WLANs(如IEEE 802.11a 、藍芽等 )？

通常工作中，哪三項問題最多？最需經驗交流？

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招聘公司：A famous IC company
$ d, y0 s% W& W# Z2 O4 D. ?- A. g招聘岗位：Analog layout designer
: l, l8 X7 i, r工作地点：Shanghai

3 B  _) P9 F1 C* f( k: F: M7 ~/ w  g岗位描述：
Job Function 1: Design block analog circuit. 2: Design block and top-level analog layout. 3: Build analog and digital pad library.
; L5 S0 Z# E/ S# A
* a# w( s  v4 b) ^职位要求：
Skills/Experience 1: Familiar with Composer, Virtuoso, layout XL, Calibre physical verification. 2: Solid fundamental knowledge in circuit, semiconductor and layout, such as matching, floor plan, size estimation. 3: Experience in high speed SERDES design and layout. 4: More than three years of analog circuit and layout experience. Responsibilities Education Requirements Bachelor degree in Semiconductor, Electronics Engineering.

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招聘公司：a start-up company with high performance bletooth and Wifi technology
招聘岗位：IC Layout Engineer
工作地点：Shanghai

3 y. N& @6 ]: j7 U6 P  l岗位描述：
Job description The candidate will be responsible for RF and analog block circuit layout and verification including DRC, LVS, and antenna rule check etc, chip level floor planning and layout integration. Responsibilities - RF and analog block circuit floor planning and physical layout - Layout verification including DRC, LVS, and antenna rule check etc. - Chip level floor planning and layout integration - ESD pad layout

职位要求：
, i9 _; a3 @" W* j1 s, Q6 c, EQualifications - BS or above, Electrical Engineering - 2 year's or more industry experience is must - Successful tape-out experience is must - Knowledge about bulk CMOS process - Familiar with Layout and verification tools including Cadence virtuoso, and calibre LVS/DRC/PEX, etc - Good team work with circuit designer and backend designer is must. - Can read/write Calibre rule file is preferred.

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资深 IC layout工程师
" v0 s" e! I0 T1 j! @& f9 {4 X客户 A global PC leading enterprise
* r6 `$ R- \+ W& J7 Y地点 Shenzhen

主要职责：
1.熟练运用各种EDA工具特别是Cadence等专用版图设计和验证工具
2.能够根据电路，独立完成相应的版图设计，完成版图对应的分析和验证
" H$ Z# k! ~3 k* J! q3.协助电路设计人员调整电路设计
+ O. o, F( ]' u# G0 u: ]  T4.能够独立完成数据库的转换、协助有关部门进行流片
% L  ^: K" t8 I
招聘要求：
8 o/ I' w0 S! W$ H/ A/ H6 s1. 硕士以上学历，能够读写英文
2. 8年以上直接的从事集成电路芯片版图设计工作经验
3. 熟悉模拟电路，对射频电路有一定了解者优先
; P: |  t( T/ C2 ?7 h) u! J4.有良好的团队精神，较强的沟通能力
. T5 T, j5 j  [/ b9 N5 ?9 `
. C: D( I7 K1 M/ J: }$ s3 G5 S5 e公司简介
' C  s& ]7 T4 R; s5 k$ r全球PC领导企业 。XX是一家极富创新性的国际化的科技公司。 作为全球个人电脑市场的领导企业，XX从事开发、制造并销售最可靠的、安全易用的技术产品及优质专业的服务，帮助全球客户和合作伙伴
取得成功。 公司成功的基础是让客户实现他们的目标：工作高效、生活丰富多彩。

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数字版图工程师

  M! H, U! i; h" D% h0 N( |+ a公      司：A famous IC company
工作地点：苏州
/ g2 R& D7 q+ U7 L' l6 E
职位描述
2 d6 ^+ }4 c9 D$ V工作岗位: 芯片级后端设计,包括与前端工程师配合完成布局布线,时序收敛,物理验证和完成流片.
- Q% H( M0 E& v9 t4 S/ _; Y
职位要求:
1. 深刻理解数字后端流程,如 芯片全局规划,时钟树,布局布线,信号完整性,时序收敛,物理验证,以及流片过程.
9 ~& ^8 Q- p5 p  G9 j5 C2. 有数模混合芯片物理集成经验.
2 s8 L; g# |4 q( T) C/ s3. 有低功耗设计经验,使用过UPF和MMMC流程设计.
) i* R; ]  d  j1 Q4. 作为负责人设计过深亚微米(65nm或以下)芯片级设计,并有成功流片经历.
5. 积极主动,团结合作, 有独立解决问题的能力,
1 ?  K. ^7 _& ]6. 学历本科或以上
' q1 {0 `' S. j, j  g7. 两年后端工作经验