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[經驗交流] 請問目前業界與學界對於SystemC和SystemVerilog的應用與發展

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1#
發表於 2012-4-20 14:45:43 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位學界或業界的先進:( n7 m; |0 [1 D0 m" y5 B

$ i) M, g  P6 N: k* K% j3 `想請問一下,目前SystemC和SystemVerilog的應用與發展,謝謝各位的指教。
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2#
發表於 2012-5-9 09:25:05 | 只看該作者
這包含IC設計的前段系統效能分析模擬到後段的驗證除錯流程# v8 X- n, o  c
SYSTEMC擅長前段 1 @: U, p! L3 D% a
StstemVerilog則後段功力相當了得/ f( \" {6 S! E1 C% `* W
可惜這兩種標準還無法做有效率的整合) n: \1 |/ y* u/ `! B3 Y
學界已經有很好的整合經驗6 |3 M/ ~4 Q) ]1 v
但是業界中小型還在探索階段或根本沒有0 U/ B$ q3 [8 q  c7 _
大型的Design House & Design service company有專門的部門在研究 ! l7 m! h. V5 n5 n: n
但只是部分導入在複雜的SOC上
& I7 C1 U" g8 y" o, }7 J總之 越複雜大型的SOC 這種投資就相對顯得重要..
3#
發表於 2013-9-4 17:03:52 | 只看該作者
systemverilog接触多些,systemC现在看到少了
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