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各位大大，
+ N! B+ d) N- Y5 B P3 n" e
; ^# x f2 ]8 q; M5 _$ W5 j8 u 問題一：0 f# d& ^( e5 Z% n. y5 A- q
我在用xilinx ise合成時出現下面警告，這是什麼原因? 該怎麼解決呢?: b/ \+ x8 }! z6 e$ Y! _
我的程式在Xilinx ise 執行 在implement Design 中的Place &Route 項目，出現警告，它說明如下- S& h9 o0 H# F
WARNINGhysDesignRules : 367 - The signal <clk_IBUF> is incomplete. The signal! j: f) V" o) c9 c
WARNINGhysDesignRules : 367 - The signal <reset_IBUF> is incomplete. The signal
2 Q, k0 O8 t: V( i 這些是怎麼回事能請大大幫我解答嗎? 謝謝您+ S* `1 @8 t; [( U8 ?/ W+ w4 J
) e4 r; y. `6 ], ^1 [* T
問題二：
/ H$ w/ o4 ~3 w 3 K/ P8 j) \& z
因為我用xilinx ise 合成之後再用vericomm 把程式嵌入FPGA 但它出現我的輸出沒有定義，可是我在Xilinx 中的Assign X; }2 x7 m% U, r4 b& h6 _
' b/ g; g @+ w4 Y7 b. D3 P' _ Package pin 早把FPGA的接腳編號打上去了，可是在vericomm還是說我的led 沒有定義!這是為什麼?, f9 R6 n6 z8 K3 x0 n8 _0 K8 \
" e0 q i$ t% P4 }1 X 其中FPGA有它FPGA 的LED接腳，我把它打上去對應我程式的LED，但卻還是說LED沒定義。 |
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狗仔卡
發表於 2012-7-27 11:31:51
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