ARM Cortex-M0/M3 Logical Validation Implementation

sinoicboy

├─doc
( T0 i, E: d+ Q1 {, G│  ├─Cortex-M0_TechnicalReferenceManual_Frame
│  │  └─graphics
6 B% h* t) C. f0 S│  ├─Cortex-M0_UserGuideReferenceMaterial_Frame
│  │  └─graphics
│  └─Cortex-M0_UserGuideReferenceMaterial_XML
│      └─graphics
9 p. B" s; `9 h$ x' J- s├─implementation
│  └─vectors
, O" u9 _/ c( T│      ├─CORTEXM0IMP
  C- z7 W! f2 b+ V1 t( s& l│      │  ├─crf
│      │  ├─srpg
" z- P: e( n# ~4 {8 M. j# B. l│      │  └─tbench
( A4 S  O: _" h& U8 ]3 y( T│      │      └─logs
5 O: E/ z. q9 P& o│      ├─CORTEXM0INTEGRATIONIMP
│      │  ├─crf
│      │  ├─srpg
- d3 P6 w; R7 c+ F6 {5 s│      │  └─tbench
9 K. P; z3 Y6 d# a4 V' G7 W, \+ r. Y│      │      └─logs
5 x, z3 I2 H) w  F( h' u) ]│      └─tools
│          └─VerilogCrf
├─integration_kit
% Q1 R! l! j1 z, H6 ~! J5 s│  ├─logical
6 S& H- M* {8 s9 p6 ?│  │  ├─cm0ikmcu
│  │  │  └─verilog
│  │  └─tbench
│  │      └─verilog
│  └─validation
│      ├─glogs
" K" h- p: H7 P' }│      ├─logs
1 }" f" W" k1 o! t  w! A│      ├─mdk
│      ├─srpg
│      ├─tests
│      │  └─CMSIS
, h. _7 |/ P9 l4 l6 {, `$ n4 r│      │      └─Core
3 G9 B7 h7 n* N% S: C  H│      │          ├─CM0
4 b. b) ?6 b0 ?, E+ O  |# A│      │          └─Documentation
│      └─vectors
, \6 Q& |: e/ N9 y├─ipxact
8 Q7 e  Q5 B, c0 V│  ├─busdefs
' q8 w- e4 g9 \│  │  ├─amba.com
( [& L1 W% [2 b  G5 l! h7 A│  │  │  └─AMBA3
% J7 L0 w3 y: w. Z$ _' V% L9 ~│  │  └─arm.com
│  │      ├─CoreSight
( q, ?3 y! d) x! w│  │      ├─Cortex-M0
% T! \: e* S0 J# K" q' {, L│  │      └─CortexMCores
+ g( H" A' W2 |( j' t) \  t' e│  ├─channels
│  │  └─arm.com
│  │      └─Cortex-M0
, V  B6 D: r! I* h│  │          └─rtl
│  └─components
│      └─arm.com
│          └─Cortex-M0
└─logical
    ├─cortexm0
    │  └─verilog
    ├─cortexm0_dap
    │  └─verilog
% v) n- S9 T) _2 e9 `) a8 F    ├─cortexm0_integration
    │  └─verilog
    ├─models
    │  ├─cells
    │  ├─cpf
8 M5 K$ ^9 w1 x. j8 }    │  ├─upf
0 Y  m% i" k" B% B    │  └─wrappers
0 f) E+ {! R  k9 q: j  o, A    └─ualdis
        └─verilog

sinoicboy

├─AT420-DA-03001-r2p0-00rel0
1 W: {3 j, c9 N3 N  b* Z│  └─docs
, s/ \: {4 i1 ]# |4 R) o0 k0 Z' E+ m│          DDI0337G_cortex_m3_r2p0_trm.pdf
* O) A+ R9 n" Y2 c/ X; c5 |2 S│         
├─AT420-DC-02008-r2p0-00rel0
) P! o, t! ^- r; b" `│  └─docs
# h# U9 o0 J! F│          DII0194A_cortex_m3_r2p0_csg.pdf
│         
# F, |2 r4 ^0 ?, `. |├─AT420-DC-13001-r2p0-00rel0
! |8 h) g- \  H* ?. Y│  └─docs

; D5 M; u! e5 \│  │  │          CM3CodeMux.v
1 s0 d7 L" a- U, f7 A│  │  │          CM3flashmux.v
│  │  │          CM3ROMTable.v
- H5 U) r" D5 t/ I% }; E3 i│  │  │          CortexM3Integration.v
3 f# h) ~% w8 @1 b( Y& z! j│  │  │         
│  │  ├─dapswjdp
│  │  │  │  README_DAPSWJDP
* y- ?# H$ g; s2 F& \  W" G│  │  │  │  
│  │  │  └─verilog
; ?/ @; r- B7 D/ f8 @% O│  │  │          DAPDpApbDefs.v
│  │  │          DAPDpApbIfClamp.v
│  │  │          DAPDpApbSync.v
' X: O! R& z/ Y4 X3 N8 N5 M│  │  │          DAPDpClamp0.v
% |1 C8 [) f9 n" }│  │  │          DAPDpEnSync.v
│  │  │          DAPDpIMux.v
" D$ d# }% a6 V$ d7 h( m- f# j│  │  │          DAPDpSync.v
0 J, N  @9 c) i. w, j│  │  │          DAPJtagDpDefs.v
- o& Z7 I0 g/ Y$ |│  │  │          DAPJtagDpProtocol.v
: E. j7 P8 o! Y/ ]9 Z0 l6 r" Z│  │  │          DAPSwDpApbIf.v
4 u& {5 I* y1 x" m/ B( w+ d' z│  │  │          DAPSwDpDefs.v
│  │  │          DAPSwDpProtocol.v
│  │  │          DAPSwDpSync.v
│  │  │          DAPSWJDP.v
│  │  │          DAPSwjDpDefs.v
. f& {: k/ X7 x8 N( M( a│  │  │          DAPSwjWatcher.v
, p. C8 l8 J2 l│  │  │         
│  │  ├─models
$ ~$ R# @% `1 D+ K│  │  │  └─cells
! t9 G& A+ R) [* S$ v│  │  │          CM3ClkGate.v
4 O" D* w" f3 c2 d/ d│  │  │          CM3EtmClkGate.v
$ Y* F4 E0 h: V! V' L% M" B' r$ b│  │  │          CM3Sync.v
+ r& D+ Z% a2 w3 d. o: r$ b( o│  │  │         
│  │  └─tbench
8 p" Y3 K+ ~/ N+ c, f% t│  │      └─verilog
│  │              AhbToApb.v
│  │              AtbLogger.v
  {5 ~6 Y+ {2 O* S│  │              BusMatrix.v
│  │              ClkReset.v
│  │              CM3BusComparator.v
│  │              CM3BusGasket.v
& J1 {2 Z9 _1 p, p1 [│  │              CM3TestExAcMnAhb.v
│  │              CM3ValAHBSplit.v
3 z  m1 F: H; E7 E( V│  │              CM3ValApbTrickBox.v
9 n( x6 W/ u3 @  a6 a  p% f│  │              CM3ValBusCompareCtrlReg.v
) x. p+ Z+ b; h6 L│  │              CM3ValControl.v
  }+ B* [% e  O) l9 h│  │              CM3ValDebugCore.v
6 T+ o- y; }) U│  │              CM3ValDualPortRAM.v
& z& V9 q  [% F- R5 }- w3 F' X│  │              CM3ValDualPortWrapper.v
│  │              CM3ValETMTrickBox.v
│  │              CM3ValHTMTrickBox.v
│  │              CM3ValIRQGenerator1.v
│  │              CM3ValIRQGenerator2.v
│  │              CM3ValJtagTrickBox.v
│  │              CM3ValMemory.v
│  │              CM3ValPMU.v
+ p+ Q; C  a" \% y│  │              CM3ValRAM.v
│  │              CM3ValRAMWrapper.v
│  │              CM3ValScratchPad.v
│  │              CM3ValSWCapture.v
8 U: Z+ z8 s: ~. H, W│  │              CM3ValTBDefs.v
│  │              CM3ValTraceOutput.v
│  │              CM3ValTraceSync.v

│      │  │  exclude_list.sc_waitstate

            │  └─fe_tsmc090g_sc-adv_v10_2007q4v2
            │      │  scadv_tsmc_cln90g_rvt_ff_1p1v_m40c.cdB
            │      │  scadv_tsmc_cln90g_rvt_ss_0p9v_125c.cdB
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            │      │  
            │      └─scadv_tsmc_cln90g_rvt_tt_1p0v_25c_dv.cl
            │              cells_1.geo
            │              cells_1.pwr
            │              index.cli
: z) ^' p+ t( ]- n            │              README.TXT
  i( F  a' C. j4 r: Z            │              rulesets
. O+ w% u" V" G8 @1 p$ ^            │              VERSION.TXT
            │              vias_1.geo
            │              
# z5 o/ l. T5 [; d4 U+ B            └─tsmc
- F  `1 J- i" p& s5 \                └─t-n90-lo-sp-002-f1_1_6a_20060914
+ p6 C) V7 A& A& o0 f3 C                    └─6X2Z
                            corner.defs

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