TSPC DFF 與 一般DFF(INV+TG) 問題

i100179398

各位前輩大家好，小弟最近在研究D Flip-flop 的比較

$ K6 a* L: c- R2 k- Y, Q' [環境設定:   a.90nm process
                b.clk = 1Ghz
                c.hspice model
                d.接成除二電路
0 C! G1 t$ U# @/ ^. R# y
想請問幾點問題
' \; O0 t+ i7 j
1.兩架構測出來的動態power，為什麼TSPC會比一般DFF小(clk=1Ghz)
: F2 C4 u# |  Z& h0 X
  理論上來講,TSPC為動態邏輯，動態POWER應該會大很多才是

, v7 b2 A5 }" ~) u; `; Q& _　把tspc DFF 拉高(3Ghz) 才會大於一般DFF的動態power (1Ghz)
2 V- n0 D6 }8 k0 D% u) \
& `; w1 `" Z) k8 u& ^2.TSPC還有甚麼缺點？(動態power大很多)

' F$ \. s) P0 `8 M8 Q  r6 X　優點是速度快、delay小、只需一個clock、電晶體數量少（面積小？）
3 c  a* D$ q/ S, N# @3 E% Q2 }
- U9 F3 ?/ d: J/ p  、靜態power小
9 G5 J$ ~* r! l& O' J2 B2 o; D2 M
3.既然速度快，power可以藉由電晶體擺法改善，
! d( Z2 }- D8 |2 p5 y0 I3 j- A
1 B2 U% K* J: {9 P% k0 t為什麼到目前為止沒有Standard cell 可以使用呢?
4 E# f; |& W; M

感謝大家回答!!

a619willy

請問一下動態power是怎麼算出來的

nic8862000

一般DFF晶體管數目與tspc比怎麼樣？一般DFF會為可靠性增加反相器緩衝器，晶體管數目不同