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[問題求助] Altera Cyclone II (EP2C35F672C6)燒錄

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1#
發表於 2008-3-6 11:03:56 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
剛拿到這塊kit,寫了一個測試sw跟led
$ B6 ?, P  ?2 `% U//==================================================//
' c9 d3 y* A" B0 W3 o/ `& C. c`timescale 1 ns/1 ns. G) ^2 d5 W. f* s  f. g
& b6 f) k0 F1 ?
  module  test_001(
% l" f7 S1 w) u                   D,
  r% W% z- f9 k/ x: j                   Q,
& }) d" b/ ?" `, J                   clk,
6 U( r2 l8 Y& ^6 v+ V/ x6 }                   reset,4 T. ^$ r7 y" }
                   QB
6 @; I9 |6 P$ ]: q5 {                   );
# S6 l9 C4 R$ ginput   reset, clk;
+ w/ j2 A8 U) u' oinput   [3:0] D;
) R6 g( T2 S  T  M) Foutput  [7:0] Q;
( {7 Q! l0 Q8 o' D( r8 voutput  [7:0] QB;
2 L, s/ k2 R" `( y' `, q  [wire    [7:0] Q;% A( D# I/ a2 q
wire    [7:0] QB;
2 T0 L- g5 L$ O" s: }' freg     [7:0] X;
& U( z, m+ a+ s$ E. V" J* m) ]reg     [7:0] a;
8 y: H5 b3 `8 [% H/ V
( S& m1 A' \, G% M7 Y+ F3 ]0 D' n1 a4 a7 N

% j8 C* R  v+ t9 ?. s; v9 D0 Y4 J
/ `7 G$ l# d2 E6 salways@(D)
! j; q0 r/ x" l5 [  begin
( V9 e( t+ n" T) b4 y& O" U         case(D)/ N& `3 z3 D2 _2 Y
             4'b0000   :  X = 8'b0000_0000;
, S* U7 m- k: C1 b/ F% y             4'b0001   :  X = 8'b0000_0011;) Z% g) L: A! o6 K2 x
             4'b0010   :  X = 8'b0000_1100;, |! g7 s# N9 v: o  J8 d
             4'b0100   :  X = 8'b0011_0000;) H6 _# J( f4 ~$ `, Y! {, Z+ {
             4'b1000   :  X = 8'b1100_0000;
' ?2 y9 j  v2 H             default   :  X = 8'b1100_0011;
: q, F  n$ q: }0 W' q5 k         endcase    2 f" y6 h& F9 Z: R
  end            
/ @: F3 W4 |6 H! i  
1 D2 }$ Q+ P2 E! [/ vassign  Q =   a;
1 H6 @4 [) |% ]. Q) \3 U1 U7 t1 rassign  QB = ~a;
. P, w# h: x1 F+ I& c            
0 `* z4 Y2 e7 Z0 p6 ?always@(posedge clk or negedge reset)& c  ~5 T. F9 y' Q
  begin+ K/ A2 j9 a7 H' T! X, m$ u/ S
     if(!reset), J' C, L" h9 Q1 P
          a = #1 1'b0;
6 o7 w3 L1 w; k     else9 N( Y( n% e9 X. o. G
          a = #1 X;/ x8 V$ s/ X( @3 F5 x6 b
  end                                 
. ^. I7 ~. v7 a" F  u  C4 c   
. O( q! g& s( i9 x) v4 U+ k  endmodule6 ^' `/ p5 q+ \. F3 {# w9 B, L
//===========================================================//" V$ W) M4 M" I2 e
然後以下是Quartus產生的qsf檔。
; }' C8 F* G' k6 s8 A# Z+ W//===========================================================//6 D" k5 y  P3 v- y- S5 N
# Copyright (C) 1991-2006 Altera Corporation
: x5 M+ |7 [9 X% R" x# y0 x: i5 J# Your use of Altera Corporation's design tools, logic functions
" C1 w) ]- }3 c4 Z; |3 |4 ?# and other software and tools, and its AMPP partner logic
( t2 u9 G1 |0 a: T7 l5 Q# E# functions, and any output files any of the foregoing
: B4 ]& b- U0 E6 j; d# (including device programming or simulation files), and any
, {! s5 X& s" z3 M0 Q3 v0 A# associated documentation or information are expressly subject
! @( x4 x! T7 Q4 m. j4 v# to the terms and conditions of the Altera Program License
( n1 A6 I( A2 E6 Y  G0 T+ t) ~# Subscription Agreement, Altera MegaCore Function License ! S4 O0 b4 G+ V" t6 q! C, S: B
# Agreement, or other applicable license agreement, including,
& O: `* x7 G1 n" p# without limitation, that your use is for the sole purpose of 7 O3 ]  v8 V+ Y( X1 Z, l
# programming logic devices manufactured by Altera and sold by
4 R: C: C& x$ X( u: ~7 Z# Altera or its authorized distributors.  Please refer to the   X% n6 |& H. K
# applicable agreement for further details.
- }5 T; G6 `* w6 J0 p' P" f  P, z' O9 X1 E
  y: w# ]8 s6 X
# The default values for assignments are stored in the file4 v8 }0 H" a1 Z, L& B
#                test_001_assignment_defaults.qdf
6 U3 Q4 E& f- \4 D, d# If this file doesn't exist, and for assignments not listed, see file
5 U8 t. j- q' N4 ~: j( `4 i#                assignment_defaults.qdf2 I& e4 o  O- M1 O
: O1 x& Z7 A: R* T
# Altera recommends that you do not modify this file. This) m& Y1 F- Q" |5 ?0 F
# file is updated automatically by the Quartus II software
  ^5 d" I* ^% `2 }6 T; e# and any changes you make may be lost or overwritten.
9 N! D( B0 T& O; N: h( S" Q& |2 x6 w( l+ F' a% ?% M3 k0 z7 |

2 g5 }$ N) c, x& l% z/ J; pset_global_assignment -name FAMILY "Cyclone II") V( g- r# `  w: k( ^2 H6 l1 f
set_global_assignment -name DEVICE EP2C35F672C6( b0 D- \6 |! E: Y9 }3 ?/ d
set_global_assignment -name TOP_LEVEL_ENTITY test_001( E7 G( U* ~3 `& e4 w1 w& F' X
set_global_assignment -name ORIGINAL_QUARTUS_VERSION 6.00 k& K5 l! j$ _' H" y; r6 @
set_global_assignment -name PROJECT_CREATION_TIME_DATE "09:57:03  MARCH 06, 2008"
9 u  {% d! w; R0 V; Q8 [- lset_global_assignment -name LAST_QUARTUS_VERSION 6.0* A5 E8 L6 i( C1 a
set_global_assignment -name USER_LIBRARIES "D:\\Altera II\\970305\\test\\1/"
& Z8 v" N: W: g2 x7 Gset_global_assignment -name DEVICE_FILTER_PIN_COUNT 672: K/ R3 w% r7 \7 y! P
set_global_assignment -name VERILOG_FILE old_test_001.v
& s6 s& y2 d' W  G; a+ @) Uset_location_assignment PIN_Y11 -to D[0]
) p/ @9 k( T4 hset_location_assignment PIN_AA10 -to D[1]) o& r' p2 c( ^# w
set_location_assignment PIN_AB10 -to D[2]5 Z' j0 ]# c+ |; K. m
set_location_assignment PIN_AE6 -to D[3]
) s. J  ?! k8 D+ [) Oset_location_assignment PIN_AC10 -to Q[0], V2 O, k# I: ^& D0 n" D+ z
set_location_assignment PIN_W11 -to Q[1]
* b$ H6 s9 X9 E- X: Iset_location_assignment PIN_W12 -to Q[2]
  U# o! T. M, eset_location_assignment PIN_AE8 -to Q[3]
1 |9 Q. k! f& U8 {set_location_assignment PIN_AF8 -to Q[4]8 c# r0 J  ^; O0 z' C# r5 v* ]8 u
set_location_assignment PIN_AE7 -to Q[5]7 D. V6 {' V' w: s; X; i
set_location_assignment PIN_AF7 -to Q[6]
6 C- }4 D/ y/ x* zset_location_assignment PIN_AA11 -to Q[7]8 M' H8 z. D- B% i
set_global_assignment -name SIGNALTAP_FILE stp1.stp$ P2 m1 ]+ i: d' m$ r
set_global_assignment -name ENABLE_SIGNALTAP ON& O/ a' @) @8 x- v6 k5 x
set_global_assignment -name USE_SIGNALTAP_FILE stp1.stp1 _$ l! s; r1 f. ^% x
set_location_assignment PIN_M21 -to reset: E4 t9 C0 a% t$ a5 g  l
set_location_assignment PIN_P25 -to clk. _% ?( q+ l# m3 i$ ?. W7 @; a0 O
set_global_assignment -name EDA_DESIGN_ENTRY_SYNTHESIS_TOOL "Design Compiler"
7 x" y; ?, A4 F  ~0 H# e. C$ jset_global_assignment -name EDA_INPUT_VCC_NAME VDD -section_id eda_design_synthesis# j& n, T: G. C& O/ {
set_global_assignment -name EDA_LMF_FILE altsyn.lmf -section_id eda_design_synthesis6 O/ {% d! C9 ~  g$ |: F
set_global_assignment -name EDA_INPUT_DATA_FORMAT "VERILOG HDL" -section_id eda_design_synthesis' u1 f% Y6 T7 c( t. h% w
//=================================================================================================//
0 B' T0 k% C. f! z) x9 ^我的問題是,不知道為何怎麼樣都燒不進kit裡,
6 o' a( k/ G8 ]( a/ [. r已經排除並非JTAG跟KIT的問題!3 T. Y* }' A0 ^) H8 d6 r
請各位先進一起來分析一下!
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2#
發表於 2008-3-6 11:10:08 | 只看該作者
把programmer的錯誤訊息post出來看看, 光看qsf, 無法知道program的問題....
3#
 樓主| 發表於 2008-3-6 11:13:59 | 只看該作者

/ `+ u$ M( S  ?5 }只有WARNING
+ r8 F9 u" a+ ?; Q1 s沒有ERROR4 V( O+ V% q6 E! h1 J; T" }- E
這就是我感到奇怪的地方
4#
發表於 2008-3-6 12:02:28 | 只看該作者
所以是有成功??
2 r3 \1 J" ~, F( z0 ^) j) X7 f不然把program的畫面抓下來看看..
5#
 樓主| 發表於 2008-3-6 13:31:45 | 只看該作者

8 R4 |4 p; [0 P' n7 C$ P" a: M' p0 M* Z
這是program的畫面
. e- N; w" H( q& O
. k, g( R/ v4 s% g8 Q' ?8 T7 b3 s. F  t  `" ?' I$ C. c4 d5 w& E

; |, a7 m5 x3 _. g* j# q* G9 N/ H' h這是assignment pin的畫面: K3 ~8 f  R7 i" u* b. U

% f5 L  |$ p* E, Z$ \2 R0 f/ i- h1 P, `- W* a

  T, Z: E" t- @! o' w2 v# @這是燒錄下載到kit的畫面
+ f1 Q, `. g# a( J! |* k
4 e+ [8 G* k' B" v8 p' D' x* D* L####################################################, d. X) F& Z" H$ t0 u! G
到這都很順利,* O- z* t: O' H2 `
但是~kit就是不動作!!

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x
6#
發表於 2008-3-6 14:05:19 | 只看該作者
檢查看看clock pin 是不是assign錯?& w* y0 @$ g8 _# b6 |
導致電路不動...
7#
 樓主| 發表於 2008-3-6 14:11:37 | 只看該作者
確定沒有!我對著這塊kit的手冊在assign的
8#
發表於 2008-3-6 16:12:16 | 只看該作者
你那是要做 signaltap 的lab  吧
2 Z  R& |7 c* m5 J
* v, e" I  }  Q0 o4 L3 n看看文件中的設定有沒有遺漏的部份
9#
 樓主| 發表於 2008-3-6 16:54:09 | 只看該作者
在我關閉project的時候,會出現以下3個畫面,是否我的signal沒設定好才會使KIT無法動作!
( ?9 f) C8 k$ g' z+ z
/ o. k' N: t4 w% T. h( w* Z
. g1 }; m: M6 }, n
% ?! w+ s6 S2 E7 Q* ^2 r# `( F" t2 q% d: \  j1 R% B/ L  u9 \

7 U3 J! ?7 \8 `  ?- k: B" q" o2 o7 x& K
: `% f6 `5 s% S1 i) d4 {4 Q0 ?5 [7 |8 h7 v5 `) s/ U

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x
10#
發表於 2008-3-7 09:41:44 | 只看該作者
雖然我夠菜了, 但似乎幫的上一點, 所以我就講一點, 還不懂的feature不要亂開啟
- B  L1 [- I( G1 l上面signaltap2跟in-system memory content editor不要亂開,
7 |6 f2 R. D% p5 C! K2 T特別是signaltap2開了又沒作正確設定, 就會出現最後面關project時的三個畫面8 W# I/ `, U  j+ x+ z* }' ~3 ^9 ~
發展板的manual要K完, 有沒特別的jumper要設mode?4 N; Q+ F2 C6 t! b, C* B
另外, 下載後, 發展板上config_DONE的燈有沒有亮? 有亮的話就是有正確下載,( ~9 O5 @6 I' s: g3 p
那就是你的設計的問題,
9 v' c" ?9 G* y7 w這電路你期待會在板子上看到什麼動作? 是否你忘了要用手去扳動對應的D的switch提供輸入? 合成過的電路有沒利用RTL view看看電路是否是你要的?
11#
 樓主| 發表於 2008-3-7 11:52:24 | 只看該作者

5 `# m5 B$ E: F/ Q感謝各位的意見~
9 @& G- G7 G/ p5 F同樣的描述~
5 m7 S& N1 |+ m; n+ o3 x3 \- f我放到altera另外一塊kit→EP2C20F484C8(茂倫)9 V& q; q  t) \2 o
所得出的結果就是我要的~
7 Z8 \1 @# S4 K差別只在PIN的ASSIGN
9 X) b" Q' t3 F; P' ?7 O0 t這樣子可能會認為KIT有問題~
8 j7 I8 K; t9 G" R所以~: K4 t0 T/ i7 l0 u+ }; L( A( X
我又重新寫了一個
% ^- L4 M, \" I放到altera EP2C35F672C6這塊KIT~
  m. M7 C" t& a( X0 o
- j( d6 q& ]! l" D3 s6 y+ h+ J居然可以動作了~
3 e+ D$ U1 ^9 _5 k以下就是這段硬體的VERILOG HDL- \; d# i$ s$ _. X
`timescale 1 ns/1 ns
, w7 t$ n& y, q, L1 k) j) p9 qmodule chip_top (
3 {- b) G2 N' j+ A* r+ M9 q                  clk,
( s. }! |- O' Q5 n2 S$ x3 X                  rst_b," F! C6 a! ^7 Z
                  cnt,$ o( H* ^" r( L/ Q
                  seg,  
9 Q, }" C+ r0 ~; t/ z. V                  a,$ I3 p, m( x; q0 o3 t
                  sel,
7 E, X' a- U7 B( M3 _                  seg_u9,    / q! |- U& Z. S* q
                  rst,
% P1 I+ @# F6 v6 f                  clock,; C$ y  u: K4 b6 N/ C5 z2 o8 o3 j2 o' [. g
                 );
3 r- K4 f! B# f  O% b  
7 A. U, u4 a" J" {, {% J   
) i" Z6 C0 i, }  input  clk;
3 C& z& K0 q" n* y- d# K1 e  input  rst_b;
) [% ]! l5 M5 e. n( E+ q  input  a, sel, rst, clock;  k6 r, O" a6 {& ]! `
  output [7:0] cnt;6 Q$ V1 E( z  ?* c) I) ^
  output [7:0] seg;, h6 Z# e" T) V" e( m# S0 j
  output [7:0] seg_u9;
, D0 W( d1 `& }. Y8 n0 ]  reg    [7:0] cnt;" p  n7 J3 g9 Q0 Z# n2 p
  reg    [7:0] seg;
0 Y; P- V3 I/ Y4 z2 q  reg    [7:0] seg_u9;
8 q+ D7 W  _7 ?% O7 o* S  reg    [40:0] clk_cnt;
) Y$ f$ c8 i2 r2 s, q$ ^2 P  reg    [40:0] clk_seg;
5 V7 f% s4 A! B4 C3 {5 q  reg    [40:0] clk_seg_u9;1 v& g7 [8 n6 B! @4 F0 g
    wire   clk_cnt_end = clk_cnt[20];- o+ x' x" y2 M, }
   wire   clk_seg_end = clk_seg[20];
' N9 `2 c( k: @  X( u  wire   clk_seg_u9_end = clk_seg_u9[20];) V: A- C' M4 O7 V; i( s" R) j5 ^
  - w: m: ?0 Y5 J) y% `
    R9 Y( y& b" T' g5 x; ]
//---------------------------------------------------------------
* a7 m, j# `7 \1 n  always @(posedge clk or negedge rst_b). Q" p; j3 Y3 q; s( |6 x
    if (!rst_b)
  r5 x$ `2 G4 o6 C5 h8 o& Z              clk_cnt <= 0;
; [: k1 P% M5 r  @: V6 }. u9 b( L    else  
) j' V( h0 ^2 |; D& }             clk_cnt <= clk_cnt + 1;
; J& T+ p+ q1 M( G4 |9 K
; h+ k; n# C, I* [9 w2 c) y  always @(posedge clk_cnt_end or negedge rst_b)3 E7 L" @, V) V" Q" y" i, a
    if (!rst_b) , [( R: |' H- R% d1 L$ M5 d) O
              cnt <= 0;
5 o2 G( O7 V( Q4 w; d% S    else
4 ?' e8 e2 E: N              cnt <= cnt + 1;
1 x$ h; T9 m! {% h  J9 c1 t* f
! v8 V; D$ c' N0 W//---------------------------------------------------------------
$ v: C# c! h2 H! k+ |7 ]% F( G1 I8 K8 `! v( F1 y
) M. o( e5 p8 g1 L, ~
// always @(posedge clk or negedge rst_b)
) J! a8 m& Z8 K5 D. f4 ~//   if (!rst_b)7 g. T2 |( S, O! _4 Q' U, s
//               clk_seg <= 0;% H6 g: d6 k6 n$ D5 {$ ]) t
//   else
1 J' `6 w3 E. r1 q& D//               clk_seg <= clk_seg + 1;5 T) V* J4 R9 K! a: ]
' u2 p0 Z" }( W
// always @(posedge clk_seg_end or negedge rst_b)6 ?( \( t# ]& ^9 o9 y
//   if (!rst_b)
8 b4 c& f/ M9 U; ]3 w9 \! S//              seg <= 0;4 a5 r+ a/ g& g8 x
//   else
+ [. h: K  _9 _//              seg <= seg + 1;3 p# @# c5 |/ s( p* n5 k0 [( k
//---------------------------------------------------------------     
2 u) J) w( ^  k5 {3 l//===============================================================           
$ ?9 ]' h" k( k0 C  n//  always @(posedge clk or negedge rst_b)
3 \# T7 J! d( H4 f; C" O* N; K, _//    if (!rst_b). b0 P0 U% `' N4 ~: B
//                clk_seg_u9 <= 0;/ V" j5 u4 ~! B- v  b
//    else
+ t3 N! n+ H: }; x. l//                clk_seg_u9 <= clk_seg_u9 + 1;
( }( Y5 f" C" r# j3 w' L2 Q- N$ c: D/ [( {7 Y' I
//  always @(posedge clk_seg_u9_end or negedge rst_b)
% y+ h/ p3 T! B  j! e//    if (!rst_b)
, j; ?! `$ p  @( c7 Z; H//                seg_u9 <= 0;
+ o: L4 U& B% u5 ?+ K; H+ u//    else
8 K, _9 f" M; g//                seg_u9 <= seg_u9 + 1;             / Z- s9 j1 Q: M+ m6 g! x
//===============================================================     % x, u' \# K4 K
    always@(sel or a)
* y* |+ ]7 u9 M$ B; n) E/ {   begin
" E; R2 J: ]' f$ z          if  (sel == 1'b1)% ]2 g9 A9 R0 D8 ?
               seg_u9 = 8'b0111_1001;              : M# z- [) {+ T6 Q: M
    end     
+ E3 L  s; k+ i     always@(sel or a)- W8 Y( H+ l! j
   begin3 a  ~+ D- ^! s, }) t( I/ l
          if  (sel == 1'b1)
- ~7 \  y* j5 X* t" X              seg = 8'b0010_0100;              ) r7 f0 N* W& r+ F
    end  
# G" ]1 R3 l& n3 t//===============================================================6 t5 f, U' ^: @7 f* {* C
      ) F7 r* @+ G5 |! k- `6 S$ a" W2 L
endmodule
12#
發表於 2008-3-11 12:01:56 | 只看該作者

社群真是個好地方

嗯, 一個問題丟出來後會有很多大大都幫忙, 社群真是個好地方
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