Altera Cyclone II (EP2C35F672C6)燒錄

difgor0426

剛拿到這塊kit，寫了一個測試sw跟led
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`timescale 1 ns/1 ns

( O$ G- K$ }+ s+ r% C/ T7 q" _, t  module  test_001(
                   D,
                   Q,
& n0 w, r* f7 o$ o: v- R" J                   clk,
& c8 Q1 [+ K% r$ E$ ?                   reset,
                   QB
                   );
input   reset, clk;
input   [3:0] D;
output  [7:0] Q;
3 J5 |; {! X0 v8 Joutput  [7:0] QB;
wire    [7:0] Q;
wire    [7:0] QB;
+ T) r1 u) j: R* g; W5 `reg     [7:0] X;
reg     [7:0] a;

/ T  r2 y5 m2 N6 {, ^9 t
5 x1 n; Q0 H0 r" e
# J; ~, v5 f; z* F8 ?5 \
always@(D)
' m4 b+ z& ?/ V  begin
* v+ Y& _6 Q7 a0 l# n; Y" N1 Z         case(D)
# E8 F. V2 e/ o) {             4'b0000   :  X = 8'b0000_0000;
9 A  L- \3 {  {( j, t2 B             4'b0001   :  X = 8'b0000_0011;
" _+ K0 P- S( O' f             4'b0010   :  X = 8'b0000_1100;
             4'b0100   :  X = 8'b0011_0000;
             4'b1000   :  X = 8'b1100_0000;
             default   :  X = 8'b1100_0011;
         endcase   
  end            
6 s% \6 C* m* Y2 s! Y# ^# C  
assign  Q =   a;
assign  QB = ~a;
3 H6 t2 O) z8 ~) f% N            
. {  E) l3 W7 m! S7 j" N2 Xalways@(posedge clk or negedge reset)
  begin
3 I5 g5 e' V7 E( ^- d9 |1 W! w! e     if(!reset)
          a = #1 1'b0;
; ~- Z, N! S. s: g  h! x     else
# E6 n$ |( w1 \6 m  U          a = #1 X;
  end                                 
   
  endmodule
//===========================================================//
5 Z. X) b# z8 h$ J然後以下是Quartus產生的qsf檔。
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3 v) P5 ]9 d. u. n; }! v4 M" u# Copyright (C) 1991-2006 Altera Corporation
# Your use of Altera Corporation's design tools, logic functions
# and other software and tools, and its AMPP partner logic
4 N! m. X& c* s/ ?: I# functions, and any output files any of the foregoing
9 [9 v2 {# E9 A/ r2 g# F2 G: [: j# (including device programming or simulation files), and any
# associated documentation or information are expressly subject
# to the terms and conditions of the Altera Program License
# Subscription Agreement, Altera MegaCore Function License
3 C; a  L! N, ]" B7 Q, d# Agreement, or other applicable license agreement, including,
# without limitation, that your use is for the sole purpose of
& |; x/ j' n! q# programming logic devices manufactured by Altera and sold by
# Altera or its authorized distributors.  Please refer to the
, ]5 U# s8 s, }# applicable agreement for further details.


5 a. f7 T" P8 I+ O# The default values for assignments are stored in the file
#                test_001_assignment_defaults.qdf
# If this file doesn't exist, and for assignments not listed, see file
#                assignment_defaults.qdf
7 ~8 G7 M/ `; Z$ r0 f2 F+ ~
' l+ P% ?/ t: }; [, A# Altera recommends that you do not modify this file. This
# z* u4 K+ w3 S: v' F7 j3 X5 U# file is updated automatically by the Quartus II software
" ^9 W/ G5 m1 x% F/ K$ T# and any changes you make may be lost or overwritten.
+ R/ K' P! u& \8 h# A( K

8 z( T8 A/ Q2 n" x; s/ v+ m( Xset_global_assignment -name FAMILY "Cyclone II"
5 r/ ]- K* t6 p- I1 Tset_global_assignment -name DEVICE EP2C35F672C6
set_global_assignment -name TOP_LEVEL_ENTITY test_001
set_global_assignment -name ORIGINAL_QUARTUS_VERSION 6.0
7 p( ]* _# s) c2 O: W# |/ Oset_global_assignment -name PROJECT_CREATION_TIME_DATE "09:57:03  MARCH 06, 2008"
set_global_assignment -name LAST_QUARTUS_VERSION 6.0
set_global_assignment -name USER_LIBRARIES "D:\\Altera II\\970305\\test\\1/"
7 x3 \) H- ]; ]! j- C2 }set_global_assignment -name DEVICE_FILTER_PIN_COUNT 672
$ {# D. J) Q' j- a0 H9 Sset_global_assignment -name VERILOG_FILE old_test_001.v
set_location_assignment PIN_Y11 -to D[0]
/ |  C) N+ y1 a* q% l# X! zset_location_assignment PIN_AA10 -to D[1]
set_location_assignment PIN_AB10 -to D[2]
set_location_assignment PIN_AE6 -to D[3]
set_location_assignment PIN_AC10 -to Q[0]
set_location_assignment PIN_W11 -to Q[1]
set_location_assignment PIN_W12 -to Q[2]
set_location_assignment PIN_AE8 -to Q[3]
set_location_assignment PIN_AF8 -to Q[4]
3 A) }$ A/ P/ B9 yset_location_assignment PIN_AE7 -to Q[5]
6 B1 s/ y7 x: n) y( \7 C* gset_location_assignment PIN_AF7 -to Q[6]
; Z- m6 w0 W4 z& `set_location_assignment PIN_AA11 -to Q[7]
set_global_assignment -name SIGNALTAP_FILE stp1.stp
( V1 }, S0 y: x: x8 @2 r1 ?* k6 qset_global_assignment -name ENABLE_SIGNALTAP ON
set_global_assignment -name USE_SIGNALTAP_FILE stp1.stp
6 D: t1 v2 J7 @7 A: f. ?+ aset_location_assignment PIN_M21 -to reset
' ?" P) \$ X5 b% ?& i! A6 Vset_location_assignment PIN_P25 -to clk
set_global_assignment -name EDA_DESIGN_ENTRY_SYNTHESIS_TOOL "Design Compiler"
set_global_assignment -name EDA_INPUT_VCC_NAME VDD -section_id eda_design_synthesis
set_global_assignment -name EDA_LMF_FILE altsyn.lmf -section_id eda_design_synthesis
set_global_assignment -name EDA_INPUT_DATA_FORMAT "VERILOG HDL" -section_id eda_design_synthesis
# F& x5 C/ \! X) d# ~//=================================================================================================//
: A( f: u! W% w. g我的問題是，不知道為何怎麼樣都燒不進kit裡，
已經排除並非JTAG跟KIT的問題！
5 ]3 F6 L( [4 @. ^/ Z2 R請各位先進一起來分析一下！

ikki

把programmer的錯誤訊息post出來看看, 光看qsf, 無法知道program的問題....

difgor0426

只有WARNING
3 _* Q" l! L2 ~* E- |沒有ERROR
. i" O: g% q) s$ l& l. V這就是我感到奇怪的地方

ikki

所以是有成功??
5 X- ?$ @/ c& o' Y不然把program的畫面抓下來看看..

difgor0426

這是program的畫面
# c: z0 n5 T  ^/ d
# N, k. c# N' `" t/ Q6 s- h
; H& Z1 o/ }6 N: e7 U) l' T2 s
' j) E& e# g, d* N$ h0 r- g; i- j這是assignment pin的畫面


" R( A# D& Q7 ^) H0 V( a
8 V# Z& e1 d' I; G這是燒錄下載到kit的畫面
+ H/ r) {  o  j" h. i3 c
  I. P7 F8 c4 P' r% a* \####################################################
5 F% r0 q! ^1 F# p( b- r到這都很順利，
! r* t$ i# B  ]+ [+ G但是~kit就是不動作！！

ikki

檢查看看clock pin 是不是assign錯?
導致電路不動...

difgor0426

確定沒有！我對著這塊kit的手冊在assign的

michael6172

你那是要做 signaltap 的lab  吧

看看文件中的設定有沒有遺漏的部份

difgor0426

在我關閉project的時候，會出現以下3個畫面，是否我的signal沒設定好才會使KIT無法動作！




$ B* W7 y3 n8 ^, ?

1 Z0 K$ _# t% ], n9 W# ?

sieg70

雖然我夠菜了, 但似乎幫的上一點, 所以我就講一點, 還不懂的feature不要亂開啟
上面signaltap2跟in-system memory content editor不要亂開,
4 [6 |$ N$ |3 B6 y9 d特別是signaltap2開了又沒作正確設定, 就會出現最後面關project時的三個畫面
3 U) e* i0 E0 n5 q3 R" }發展板的manual要K完, 有沒特別的jumper要設mode?
另外, 下載後, 發展板上config_DONE的燈有沒有亮? 有亮的話就是有正確下載,
. d$ q1 t2 r$ k$ V' S那就是你的設計的問題,
6 o5 ^% @& d' W$ ?這電路你期待會在板子上看到什麼動作? 是否你忘了要用手去扳動對應的D的switch提供輸入? 合成過的電路有沒利用RTL view看看電路是否是你要的?

difgor0426

感謝各位的意見~
同樣的描述~
% E5 m' c* p* I  x4 ]我放到altera另外一塊kit→EP2C20F484C8(茂倫)
2 Y* d8 x! {" n; r! U& E2 g所得出的結果就是我要的~
1 _- n9 a# q* r+ p8 M9 L% s差別只在PIN的ASSIGN
8 d9 F2 |1 |, A* b# G( G* p這樣子可能會認為KIT有問題~
所以~
: \$ g# r  S9 H我又重新寫了一個
+ r2 _  V0 g, D. b. d放到altera EP2C35F672C6這塊KIT~
/ P( t* ?# z, K7 S/ h. l
居然可以動作了~
以下就是這段硬體的VERILOG HDL
% ?  R' f5 V" ]0 t# l3 \' ^, o`timescale 1 ns/1 ns
' Z) d3 b; t' x, }# a3 Tmodule chip_top (
9 Q+ ~. ]- M' T9 t0 b! ?/ `                  clk,
                  rst_b,
6 J1 A0 w/ W* o& F8 c                  cnt,
                  seg,  
                  a,
; ~( q$ n- |* d0 |3 D4 W; I                  sel,
  n, B) t7 U5 S7 I                  seg_u9,   
' W/ R! A" y$ h1 i7 B                  rst,
                  clock,
                 );
  
* E9 l* V7 Z# U; J1 b$ s/ z   
  input  clk;
6 r8 x" q" T; l; D: I' A  input  rst_b;
5 }/ @% W7 @3 H  A' k8 ?  input  a, sel, rst, clock;
7 O3 r( B* h) D6 o6 T  output [7:0] cnt;
4 x% ^+ B; Z. z  output [7:0] seg;
  V  b' m+ A' y! Q  output [7:0] seg_u9;
0 _4 {( B# Y2 H7 n$ i2 ^  reg    [7:0] cnt;
  reg    [7:0] seg;
  reg    [7:0] seg_u9;
7 ?. p* i. e; p  reg    [40:0] clk_cnt;
  reg    [40:0] clk_seg;
  reg    [40:0] clk_seg_u9;
2 z8 A) D( ]0 m3 ^+ T( M1 T  a; k    wire   clk_cnt_end = clk_cnt[20];
6 s( [* D$ q# F  U3 x2 I1 e; @   wire   clk_seg_end = clk_seg[20];
) c! f. O5 l, ^, c  wire   clk_seg_u9_end = clk_seg_u9[20];
( }: J, \& g* R# K/ T% a6 A  
- X4 W( c: V9 y' [/ c  
9 K; `, u! Z# I" {//---------------------------------------------------------------
# c" a- c, l) ?  always @(posedge clk or negedge rst_b)
    if (!rst_b)
$ j8 S9 ~8 e* y: E              clk_cnt <= 0;
! n4 Z( q0 K& P    else  
             clk_cnt <= clk_cnt + 1;
, x2 o8 u1 t: c+ T2 I5 r! z4 c
  always @(posedge clk_cnt_end or negedge rst_b)
7 y1 `$ ?! S' K7 t2 N" }    if (!rst_b)
              cnt <= 0;
9 R* u6 Z: Y0 J) a# S- h, z    else
* K5 e0 o4 j+ J  c) T              cnt <= cnt + 1;

//---------------------------------------------------------------
. R* j  i) ^- j6 _* W( r# h
/ O- A8 l% z% R' D/ G# D
1 }1 X% T' x; r. U// always @(posedge clk or negedge rst_b)
//   if (!rst_b)
3 `) \1 ~% Q+ A) A' B7 Z$ k//               clk_seg <= 0;
5 r- X2 I) b  a2 R//   else
//               clk_seg <= clk_seg + 1;
$ z' v, x7 P# o- r2 p4 {
// always @(posedge clk_seg_end or negedge rst_b)
+ R  \* R" Q; ~2 K; C7 P//   if (!rst_b)
+ L3 U$ @  h# q1 j//              seg <= 0;
0 X4 w  m# q' |  l1 v8 A* l//   else
//              seg <= seg + 1;
//---------------------------------------------------------------     
//===============================================================           
//  always @(posedge clk or negedge rst_b)
//    if (!rst_b)
//                clk_seg_u9 <= 0;
//    else
! O; k" S* a6 z2 Z- [4 {9 t//                clk_seg_u9 <= clk_seg_u9 + 1;
1 o6 ]4 T4 y" U) n0 Y% u
" d. t8 j( j- i3 }* \//  always @(posedge clk_seg_u9_end or negedge rst_b)
6 h& B+ B9 T" M1 G//    if (!rst_b)
//                seg_u9 <= 0;
//    else
//                seg_u9 <= seg_u9 + 1;            
//===============================================================     
" D) B* [4 `: n* C) Z$ R    always@(sel or a)
   begin
          if  (sel == 1'b1)
               seg_u9 = 8'b0111_1001;              
    end     
     always@(sel or a)
- N2 G( I$ i6 }! L3 ^   begin
          if  (sel == 1'b1)
0 J9 a7 Y# [1 j$ Y7 H8 y# r4 K, h( F              seg = 8'b0010_0100;              
    end  
//===============================================================
1 s( ~  N. {# w- D; l$ n      
endmodule

tommywgt

嗯, 一個問題丟出來後會有很多大大都幫忙, 社群真是個好地方