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[問題求助] Altera Cyclone II (EP2C35F672C6)燒錄

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1#
發表於 2008-3-6 11:03:56 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
剛拿到這塊kit,寫了一個測試sw跟led$ j; E# @6 S% I, g5 o
//==================================================//
1 [0 J& E: F0 y8 z  {5 @' d`timescale 1 ns/1 ns
4 f$ P( T0 A0 M7 }: s: \) {# K
9 o& W7 Y3 y& I  module  test_001(7 z2 |' y' a8 K, c( X7 t3 R, i
                   D,
) m  r: A2 y! e* ^9 N1 [" k9 ^7 T                   Q,8 _& J2 L% d( T8 T7 E/ `2 Z9 b. y
                   clk,
4 P  ^3 b) b* T                   reset,
- {% ^( b6 V: g% M: f3 ?1 g9 x                   QB0 b5 w( J7 ]4 b0 z' t/ Z
                   );% X- N" G- K, `' Z+ ^( B  y
input   reset, clk;
9 i* I: J2 d! I+ Q6 binput   [3:0] D;
$ t: f: H' S7 _3 i  q9 toutput  [7:0] Q;/ c( p0 I3 q) ]) l: o
output  [7:0] QB;
! i. C  w) u$ y$ a; ywire    [7:0] Q;
3 J: N5 C: C* [3 uwire    [7:0] QB;: |# z1 Y& Y' g4 o# @
reg     [7:0] X;8 i6 k8 c5 P: W8 g( s" [0 i
reg     [7:0] a;
2 P3 p" q% V/ b* l  {% u, Y" d* Q" g2 {

. I, s) J+ k: m! b' ]" y0 e
3 ~5 ?/ S5 x3 L5 }' o
: [6 ~; a. C( m' k$ ~always@(D)/ j/ m! E, Y$ v: ]) m: w# N
  begin- o6 U8 E. H8 K& p0 @/ A* h2 X
         case(D)7 Z  ?8 B! @# M. G. H7 X+ R. W' `  n
             4'b0000   :  X = 8'b0000_0000;
. F2 Z' @- g3 G9 F! x2 B             4'b0001   :  X = 8'b0000_0011;) @& _6 X5 N/ i5 V0 q, [0 r0 z
             4'b0010   :  X = 8'b0000_1100;
- l( Y5 F& V( I% E             4'b0100   :  X = 8'b0011_0000;7 B# P+ Z8 ^1 [9 m$ k6 ^( H0 X
             4'b1000   :  X = 8'b1100_0000;
) I; O3 @0 l. a1 @5 {             default   :  X = 8'b1100_0011;
. i/ K7 P) p2 c* Y         endcase    / o3 Z6 z( ?6 x& V% z  v
  end             $ l" ?% C7 g0 w: u# P2 d
  
& K, j4 U" x1 Y/ ?3 gassign  Q =   a;: w- s) {8 X. o! {
assign  QB = ~a;  k( c9 _& _/ I: [1 T- o
             8 X* _) }7 @2 E, i" h7 z7 Z
always@(posedge clk or negedge reset)
7 }4 \7 J8 \, u( |. j  begin
* o8 w; \3 u2 J     if(!reset)
3 ^* ^  w( R% G          a = #1 1'b0;
8 }" z( q# P: @; h6 L" c     else
- J- u8 C8 W& j! [          a = #1 X;: G: T- i5 @/ ~& S" Z# Z' \5 g
  end                                  ; x: R9 c6 S( }' L4 _
   
+ ]! b* B& l7 c0 w9 \  endmodule
# X2 o8 H6 }6 C! ^% Z7 t//===========================================================/// q2 ?4 K+ I- n- F4 @  q( ^
然後以下是Quartus產生的qsf檔。" q9 V/ g( Q% C6 [" m, ?% v$ s: ~
//===========================================================//
1 @& c  \+ l0 ]% C+ H' O/ {& w# Copyright (C) 1991-2006 Altera Corporation
' k" R: @  T0 e/ l, j5 W' _: f# Your use of Altera Corporation's design tools, logic functions : W7 x) r% G; w* M
# and other software and tools, and its AMPP partner logic ; Z; N+ d% ^$ P% {* c
# functions, and any output files any of the foregoing 4 l! V- j; s# {. Q" E' u
# (including device programming or simulation files), and any
7 t9 J/ I* e3 G( f# k0 q# associated documentation or information are expressly subject
, _+ `3 ~4 @$ T# to the terms and conditions of the Altera Program License : \5 g7 R. y& j+ p( a" Z
# Subscription Agreement, Altera MegaCore Function License
# M# h* W% ]/ [* y. e# Agreement, or other applicable license agreement, including,
9 f# g6 w+ @" W# without limitation, that your use is for the sole purpose of
$ V/ V6 d5 P2 R# programming logic devices manufactured by Altera and sold by 9 J, m/ @, w1 g3 f
# Altera or its authorized distributors.  Please refer to the 8 Y. f+ u1 [7 Q3 F( G' I' G
# applicable agreement for further details., q. U% B9 P, G4 A; n0 ~# T6 u5 [1 e

4 B2 I/ i1 p6 N4 @- n$ ?# M: J+ U* g0 ]# e/ R
# The default values for assignments are stored in the file
8 u. H; t. {0 b5 P6 t6 W#                test_001_assignment_defaults.qdf9 z- q* X8 [6 ?$ c$ W9 [# ?
# If this file doesn't exist, and for assignments not listed, see file
/ k2 u1 x9 N: K$ T7 Z0 L$ x#                assignment_defaults.qdf
% r* `& O5 ^0 F  D# k  O* E
7 c, B  J, L, o8 T# Y# Altera recommends that you do not modify this file. This; y1 s3 x. R3 A$ S
# file is updated automatically by the Quartus II software; ?6 l: r. S$ p2 C- s0 S8 ?9 y! c
# and any changes you make may be lost or overwritten.  a' P2 H# A  i6 ~  [3 d

% L1 h9 m' H. r0 k  K& C
( x5 ^1 Y; l" D. r: o8 H4 yset_global_assignment -name FAMILY "Cyclone II"0 o& |, U* O. w  Q( D
set_global_assignment -name DEVICE EP2C35F672C6! `/ \; @5 a8 z& M' w
set_global_assignment -name TOP_LEVEL_ENTITY test_001
  ~+ d6 J- D4 {; bset_global_assignment -name ORIGINAL_QUARTUS_VERSION 6.0. `- u, D9 S0 p  p/ v1 ^" L% K, U
set_global_assignment -name PROJECT_CREATION_TIME_DATE "09:57:03  MARCH 06, 2008"* E7 \6 `( D4 v
set_global_assignment -name LAST_QUARTUS_VERSION 6.0, M2 o5 E4 Z, x, }: o
set_global_assignment -name USER_LIBRARIES "D:\\Altera II\\970305\\test\\1/"
. \& h( E( v* m* n3 W! f* Iset_global_assignment -name DEVICE_FILTER_PIN_COUNT 672: Z5 k' o* A  O) f5 q
set_global_assignment -name VERILOG_FILE old_test_001.v
. O& m0 A1 I* @5 X. Oset_location_assignment PIN_Y11 -to D[0]
9 m9 \6 P0 L! K1 J7 `4 I" ^) l' gset_location_assignment PIN_AA10 -to D[1]
: _% f8 n2 {0 K0 W# }& w* fset_location_assignment PIN_AB10 -to D[2]6 i% [9 F/ [9 a' c- T
set_location_assignment PIN_AE6 -to D[3]
( a+ o8 p, I3 Y+ {! n3 B3 v' Uset_location_assignment PIN_AC10 -to Q[0]7 B4 v  B" O2 l- k
set_location_assignment PIN_W11 -to Q[1]! |2 v+ B4 r' A3 B
set_location_assignment PIN_W12 -to Q[2]7 H& f) B- h; S0 o% L
set_location_assignment PIN_AE8 -to Q[3]
3 y$ E9 c5 `. iset_location_assignment PIN_AF8 -to Q[4]+ c  @! t" a& F( f# N% e, q2 E
set_location_assignment PIN_AE7 -to Q[5]( M8 e6 e: g+ q0 |; L2 U) r: u
set_location_assignment PIN_AF7 -to Q[6]/ n  z, B' I/ R- s
set_location_assignment PIN_AA11 -to Q[7]
2 _3 O. l4 K; H/ n4 p$ w" I1 Hset_global_assignment -name SIGNALTAP_FILE stp1.stp- G% i7 o' e+ E) B' f
set_global_assignment -name ENABLE_SIGNALTAP ON
1 e1 Z' U5 e+ cset_global_assignment -name USE_SIGNALTAP_FILE stp1.stp
. |3 i0 z; K$ R# l, |/ U0 y4 }set_location_assignment PIN_M21 -to reset
  L5 E, z: j) v+ h  z& Pset_location_assignment PIN_P25 -to clk- R+ a( U! `6 H+ C- b! q0 p' z6 o
set_global_assignment -name EDA_DESIGN_ENTRY_SYNTHESIS_TOOL "Design Compiler"
8 D5 l( a# E% Z. T7 `4 A: Eset_global_assignment -name EDA_INPUT_VCC_NAME VDD -section_id eda_design_synthesis* E3 X: U. Y( n$ C
set_global_assignment -name EDA_LMF_FILE altsyn.lmf -section_id eda_design_synthesis
" j3 \% G; k; P: n; e! \8 ]  R0 cset_global_assignment -name EDA_INPUT_DATA_FORMAT "VERILOG HDL" -section_id eda_design_synthesis
/ n7 `# z2 h' p( |$ t1 z//=================================================================================================//
+ k$ B4 Z& r, \' o我的問題是,不知道為何怎麼樣都燒不進kit裡,
1 L0 K( i4 Q- v8 C. L( p已經排除並非JTAG跟KIT的問題!" m& F* _! `( ]9 S. b( Y0 L3 @) c5 [3 ?
請各位先進一起來分析一下!
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2#
發表於 2008-3-6 11:10:08 | 只看該作者
把programmer的錯誤訊息post出來看看, 光看qsf, 無法知道program的問題....
3#
 樓主| 發表於 2008-3-6 11:13:59 | 只看該作者
- h& O2 e. J3 i  O/ w0 \$ v
只有WARNING2 G# X! {$ X% {1 E6 S! K# N
沒有ERROR
* p* k5 p4 y( y& q2 B6 ?- B這就是我感到奇怪的地方
4#
發表於 2008-3-6 12:02:28 | 只看該作者
所以是有成功??
& N/ x4 B7 `- G, S不然把program的畫面抓下來看看..
5#
 樓主| 發表於 2008-3-6 13:31:45 | 只看該作者
+ U1 [  D$ {. K) Y5 D

. W! b$ k; |: z3 w8 n這是program的畫面/ a1 q; o& j/ E2 g& x+ R+ y
, x; v# r9 g+ d; m  e/ w+ L8 {# d( k1 w- R
) {7 O. Y8 s4 [  o$ v

7 E5 W8 W2 e5 O這是assignment pin的畫面6 i( }" r: t. {- c0 a  s

) M$ f& D! f9 i
0 ]( O/ V8 i$ ?" R" ^
3 x3 L2 \6 m9 _2 S這是燒錄下載到kit的畫面+ Q  a" m2 G4 f# H' ?
7 ^% I# Z; p/ {9 t
####################################################
& Q# V5 O& R) @; ^$ |到這都很順利,
0 P5 [! E' a; J7 i5 ^7 w- [但是~kit就是不動作!!

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x
6#
發表於 2008-3-6 14:05:19 | 只看該作者
檢查看看clock pin 是不是assign錯?
9 V7 n+ b& H4 b導致電路不動...
7#
 樓主| 發表於 2008-3-6 14:11:37 | 只看該作者
確定沒有!我對著這塊kit的手冊在assign的
8#
發表於 2008-3-6 16:12:16 | 只看該作者
你那是要做 signaltap 的lab  吧2 P3 p/ v( \" ~1 y. W: E  G
9 T$ B! E5 K5 i5 F5 M
看看文件中的設定有沒有遺漏的部份
9#
 樓主| 發表於 2008-3-6 16:54:09 | 只看該作者
在我關閉project的時候,會出現以下3個畫面,是否我的signal沒設定好才會使KIT無法動作!
' z" [2 h, c6 J' a8 F* A) n) ]/ j0 \3 D5 |! b

5 z# x; P, q, y. Q: w
4 w' ]5 ]' y2 e  K
1 e& a: r* F* C& ~
) l! @9 H5 l7 D, {& f  _' M# {" O6 c8 P% m! s1 q5 P* O

3 ^; O8 v, ~/ w4 w* q

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x
10#
發表於 2008-3-7 09:41:44 | 只看該作者
雖然我夠菜了, 但似乎幫的上一點, 所以我就講一點, 還不懂的feature不要亂開啟
, @/ m; D% U- e0 G/ N7 X* m上面signaltap2跟in-system memory content editor不要亂開,
! f( @8 f0 ?* d& _8 ]特別是signaltap2開了又沒作正確設定, 就會出現最後面關project時的三個畫面
1 C( t! L+ B  e: c發展板的manual要K完, 有沒特別的jumper要設mode?7 V' W) p  d; [$ a( O/ w
另外, 下載後, 發展板上config_DONE的燈有沒有亮? 有亮的話就是有正確下載,) c8 b+ t: I% s8 Q4 ~" @' ~$ `
那就是你的設計的問題,- `! i. h: z3 `/ Q0 J( J+ F
這電路你期待會在板子上看到什麼動作? 是否你忘了要用手去扳動對應的D的switch提供輸入? 合成過的電路有沒利用RTL view看看電路是否是你要的?
11#
 樓主| 發表於 2008-3-7 11:52:24 | 只看該作者

5 b5 S' `6 D+ \- f5 C  @- {& p感謝各位的意見~0 h  h: s7 o  ^. S+ P: Q
同樣的描述~
; }$ M% E! k! Y4 K% R9 {; r我放到altera另外一塊kit→EP2C20F484C8(茂倫)
; M- K# H* _8 n所得出的結果就是我要的~, E5 q, y' B9 N, O
差別只在PIN的ASSIGN
$ V) {" a) h+ S這樣子可能會認為KIT有問題~
* Q' g- O* s5 N3 V+ b, E所以~
! A2 P2 |7 I6 [# T4 O我又重新寫了一個5 w$ j4 b6 _9 b1 j) U
放到altera EP2C35F672C6這塊KIT~* v% L) I8 B- M% J) m$ v

0 ]) y- O: t( H  r$ B6 T8 `4 B. I居然可以動作了~4 Y7 M- A1 n9 n. _- b8 z! i
以下就是這段硬體的VERILOG HDL0 l0 R- [% T5 O) m" X% i
`timescale 1 ns/1 ns
9 S. ?- F8 F4 a# E7 X0 _/ umodule chip_top (5 w6 t, O% I9 X5 {" k% _) e7 q
                  clk,; ]8 t, a4 m# W
                  rst_b,2 v, [3 d( |. w
                  cnt,
/ m% z- r) S5 h, I: f# ^% n                  seg,  
2 Q0 i/ E0 @4 j3 m: \: h% `3 E                  a,
6 Y- w& |7 z. i$ Q) K' Z                  sel,8 \3 {. b, u: \$ `
                  seg_u9,   
  r$ r: T/ ]$ B- P2 o+ _                  rst,
" G. E$ }) i9 @$ H/ b8 Y                  clock,% R3 T5 i9 I( b  ?& w
                 );
6 F2 r8 o$ }6 e  q$ s! M' u2 z% Z! E  $ \- v2 Z) r# i
   : e$ ?9 ^* U2 `# _( F
  input  clk;' E" X, h! y, ]6 K) ]4 N3 K) \! q% `
  input  rst_b;
6 D" D) n, Q% O$ ~# m& _8 S9 R- Q7 D  input  a, sel, rst, clock;
  n/ n% ?6 v) n0 G+ i/ U( Q1 u  output [7:0] cnt;
. ^3 V) k; U6 ?% D  output [7:0] seg;& z- |0 g- X; [" z$ q  B2 A
  output [7:0] seg_u9;
5 ^/ V0 Z2 R; N0 Y# Q6 F  reg    [7:0] cnt;' o/ ~- I; O) O* `* [9 Y0 h' H
  reg    [7:0] seg;6 I+ K' z# s" A* q. [; M! I
  reg    [7:0] seg_u9;
$ |3 V, w; ^5 |" H% `' d3 r: c  reg    [40:0] clk_cnt;
: K, H* l2 O) L" J" O/ w/ X! r  reg    [40:0] clk_seg;
+ O8 _& m1 T  l# n  reg    [40:0] clk_seg_u9;
8 z. N, R! Q2 y$ [0 u' J) k/ B    wire   clk_cnt_end = clk_cnt[20];
9 T7 ~8 O. A# g7 m8 v) M5 C   wire   clk_seg_end = clk_seg[20];  y4 q/ Y6 R' d: F8 u
  wire   clk_seg_u9_end = clk_seg_u9[20];5 h, ]2 B/ U: T/ x( L
  / s( Q0 ]0 D6 W3 U. v
  
; }, R' J& @8 h//---------------------------------------------------------------
8 e3 U0 H; M  a0 R& o* X  always @(posedge clk or negedge rst_b)5 F3 t) W. w- P! b! m* N# ?8 M+ X
    if (!rst_b)
7 {; V1 G- G6 ^- X+ L3 g$ b1 n              clk_cnt <= 0;
1 O; `. K  `/ B4 G1 K8 j    else  ) z6 R8 O* ?6 U& ]2 p) ]
             clk_cnt <= clk_cnt + 1;8 d9 A. @8 l0 n: M7 Q0 @$ T

9 q& P7 ?* x& Z4 o! q  always @(posedge clk_cnt_end or negedge rst_b)
/ J1 F$ |( i1 `( C' j5 @8 R    if (!rst_b) 7 E( z3 S/ Q1 h( [- w6 u7 W0 t; C3 i
              cnt <= 0;
% d: |1 ~" ?' \% ?8 }$ C' H    else
$ @  O7 k( R2 K2 L" _! u              cnt <= cnt + 1;5 u3 b  O1 Y2 A) T2 p

, T) t0 Y2 h# @& I+ `2 d//---------------------------------------------------------------
* H  }. e/ c( n7 X; ^* ?$ h0 u5 X9 s8 w) ~+ t7 o
2 o* T6 I0 i! f$ ]; J
// always @(posedge clk or negedge rst_b)& C; V4 e* p) X$ c, @$ R
//   if (!rst_b)
% ^; w( S# a  l) s4 J. x) W//               clk_seg <= 0;
# u' n' i' N- H. J4 f. C//   else
' J- J1 A# P: w1 H* u5 [//               clk_seg <= clk_seg + 1;
4 A5 g$ s) `2 N- f: A0 o
% B* b7 o3 [, p7 L// always @(posedge clk_seg_end or negedge rst_b)2 g4 S) j3 ]3 a3 w6 M) P! n
//   if (!rst_b)
' O. F! c0 r5 ~$ X/ d0 w( q//              seg <= 0;
: o8 X( I8 W9 E/ }+ w: F1 z; m//   else
8 S( ?6 k$ [8 A+ x//              seg <= seg + 1;: x2 b4 g) I- R3 D. @
//---------------------------------------------------------------     ( Z& s+ b  X8 f7 ]
//===============================================================           3 t) x- ^7 n* a' w3 |- f
//  always @(posedge clk or negedge rst_b)7 G$ B; V  f1 v0 k
//    if (!rst_b)9 S; q3 e& U; t" N' C/ ]
//                clk_seg_u9 <= 0;
9 o5 e" j8 s/ U2 U: o' X8 c/ w//    else 1 v' ?! ^% ]4 P) P" T
//                clk_seg_u9 <= clk_seg_u9 + 1;
) \& O, ]' O; Q8 V
: D( D! F9 `6 t$ j//  always @(posedge clk_seg_u9_end or negedge rst_b)
) W) h- p( N# C- \* F& ~//    if (!rst_b) - R6 b5 Y; O, }  v
//                seg_u9 <= 0;
* u8 {8 M, r2 Y* {; q8 c; Q, B//    else
3 w' O5 U% h5 o  a0 W4 O//                seg_u9 <= seg_u9 + 1;             ! _8 n6 {) a" R9 @/ ~$ p8 f* |
//===============================================================     8 ?$ l/ F, n3 v8 U7 p$ p
    always@(sel or a)
' l0 \! N* c" Y$ H- _* q: @   begin
' {6 o8 ~9 L. |3 {9 \2 X# k          if  (sel == 1'b1)
) [+ j. G8 H0 T5 z               seg_u9 = 8'b0111_1001;              ) K4 r+ e& G0 R
    end     6 \9 ^$ _' m2 G! [+ o
     always@(sel or a)' p9 R3 _+ \- U
   begin
" v& z+ l& B0 `" g0 ?6 Z4 c          if  (sel == 1'b1)9 D! [  |  G  T- ]- E4 L
              seg = 8'b0010_0100;              
; O& V/ H8 X9 U! \    end  % j& l3 l: |& o( w
//===============================================================. |7 m/ }' S# `  @5 M3 S
      
% W9 F2 R$ f) ]- a8 ]' Bendmodule
12#
發表於 2008-3-11 12:01:56 | 只看該作者

社群真是個好地方

嗯, 一個問題丟出來後會有很多大大都幫忙, 社群真是個好地方
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